芯片测试电路及存储器的制作方法

本申请涉及存储器技术，尤其涉及一种芯片测试电路及存储器。

背景技术：

1、伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器(dynamic random access memory，简称dram)的使用非常广泛。

2、实际应用中，在出厂前为了保证产品的可靠性，需要对芯片进行测试。举例来说，芯片在封装完成后会对芯片进行功能验证以及电参数测试等，即进行ft(final test)测试。相关技术中，在ft测试场景下，测试机的端口与待测芯片的数据引脚连接，由测试机直接向待测芯片提供与待测芯片的数据传输宽度一致的测试数据。

3、面对芯片大规模量产的情形，测试机需要执行对大量待测芯片的测试，并且在测试中，为了匹配待测芯片的数据传输宽度，每个待测芯片都会占用一定数量的测试机端口。而测试机端口的数量有限，因此测试耗时通常比较长。

技术实现思路

1、本申请的实施例提供一种芯片测试电路及存储器。

2、根据一些实施例，本申请第一方面提供一种芯片测试电路，包括：输入模块，用于在测试阶段，响应于输入时钟将当前接收的数据作为第一数据输出；缓存模块，用于存储种子数据；处理模块，耦接于输入模块和缓存模块，用于根据种子数据和第一数据生成第二数据，第二数据不同于第一数据；输出模块，耦接于输入模块和处理模块，用于响应于输出时钟，在测试阶段将第一数据和第二数据作为测试数据，传输至待测芯片的数据传输路径。

3、在一些实施例中，第一数据和第二数据均为并行数据。

4、在一些实施例中，输入模块，还耦接于缓存模块，用于在测试阶段之前的准备阶段，响应于输入时钟将当前接收的数据作为种子数据输出；缓存模块，用于在准备阶段，响应于缓存时钟存储种子数据。

5、在一些实施例中，当处于准备阶段时，缓存时钟有效；当处于测试阶段时，输出时钟有效。

6、在一些实施例中，输入模块包括：多个第一触发器；每个第一触发器的输入端接收对应的一位数据，每个第一触发器的时钟端连接输入时钟，每个第一触发器的输出端连接缓存模块和处理模块。

7、在一些实施例中，缓存模块包括：多个第二触发器；每个第二触发器的输入端连接对应的第一触发器的输出端，每个第二触发器的时钟端连接缓存时钟，每个第二触发器的输出端连接处理模块。

8、在一些实施例中，处理模块包括：多个运算单元；每个运算单元的第一输入端连接对应的第一触发器的输出端，该运算单元的第二输入端连接对应的第二触发器的输出端；每个运算单元的输出端连接输出模块。

9、在一些实施例中，运算单元包括：或非门；或非门的第一输入端连接对应的第一触发器的输出端，或非门的第二输入端连接对应的第二触发器的输出端；或非门的输出端连接输出模块。

10、在一些实施例中，输出模块包括：第一传输单元和第二传输单元；第一传输单元的输入端连接处理模块，第二传输单元的输入端连接输入模块，第一传输单元和第二传输单元的时钟端均连接输出时钟；第一传输单元用于响应于输出时钟，将第二数据传输至待测芯片的第一数据传输路径；第二传输单元用于响应于输出时钟，将第一数据传输至待测芯片的第二数据传输路径。

11、在一些实施例中，第一传输单元包括与多个运算单元一一对应的第三触发器；第二传输单元包括与多个第一触发器一一对应的第四触发器；每个第三触发器的输入端连接对应的运算单元的输出端，每个第四触发器的输入端连接对应的第一触发器的输出端；第三触发器和第四触发器的时钟端均连接输出时钟，多个第三触发器用于响应于输出时钟输出第二数据，多个第四触发器用于响应于输出时钟输出第一数据。

12、在一些实施例中，输入时钟包括第一输入时钟和第二输入时钟，输出时钟包括第一输出时钟和第二输出时钟；输入模块包括第一输入模块和的第二输入模块；第一输入模块的输入端与第二输入模块的输入端连接，第一输入模块接收第一输入时钟，第二输入模块接收第二输入时钟；处理模块包括第一处理模块和第二处理模块；第一处理模块的第一输入端与第一输入模块的输出端连接，第一处理模块的第二输入端与缓存模块连接；第二处理模块的第一输入端与第二输入模块的输出端连接，第二处理模块的第二输入端与缓存模块连接；输出模块包括第一输出模块和第二输出模块；第一输出模块耦接于第一处理模块和第一输入模块，第二输出模块耦接于第二处理模块和第二输入模块。

13、在一些实施例中，第一输入时钟和第二输入时钟的有效时段交替设置，第一输出时钟和第二输出时钟的有效时段交替设置。

14、在一些实施例中，缓存时钟包括第一缓存时钟和第二缓存时钟；缓存模块包括第一缓存模块和第二缓存模块；第一缓存模块的输入端连接第一输入模块的输出端，第一缓存模块的输出端连接第一处理模块的第二输入端，第一缓存模块的时钟端连接第一缓存时钟；第二缓存模块的输入端连接第二输入模块的输出端，第二缓存模块的输出端连接第二处理模块的第二输入端，第二缓存模块的时钟端连接第二缓存时钟。

15、在一些实施例中，电路还包括：数据转换模块；数据转换模块的输入端连接待测芯片的数据引脚，数据转换模块的输出端连接输入模块，数据转换模块用于将数据引脚接收的串行数据转换为并行数据后输出。

16、在一些实施例中，待测芯片的数据传输宽度为两个字节，第一数据和第二数据的数据宽度均为一个字节。

17、根据一些实施例，本申请第二方面提供一种存储器，包括：数据引脚、以及如前任一示例的芯片测试电路；芯片测试电路用于根据数据引脚接收到的第一数据，生成第二数据，并将第一数据和第二数据作为测试数据，传输至存储器的数据传输路径；其中，第二数据不同于第一数据。

18、本申请实施例提供的芯片测试电路及存储器中，在测试阶段下，输入模块响应于输入时钟将当前接收的数据作为第一数据输出，处理模块根据缓存模块中当前存储的种子数据和输入模块输出的第一数据生成不同于第一数据的第二数据，输出模块响应于输出时钟，将第一数据和第二数据作为测试数据提供至待测芯片的数据传输路径。本方案中测试机只需向待测芯片提供部分数据，待测芯片即可基于该部分数据获得完整的测试数据，故可以减少单个待测芯片占用的测试机端口数量，支持增加测试机同时测试的芯片数量，从而有效提高测试效率，并且本方案中生成的测试数据更加符合实际情况，故能够进一步保证测试的准确性和可靠性。

技术特征：

1.一种芯片测试电路，其特征在于，包括：

2.根据权利要求1所述的电路，其特征在于，所述第一数据和所述第二数据均为并行数据。

3.根据权利要求2所述的电路，其特征在于，

4.根据权利要求3所述的电路，其特征在于，当处于所述准备阶段时，所述缓存时钟有效；当处于所述测试阶段时，所述输出时钟有效。

5.根据权利要求3所述的电路，其特征在于，所述输入模块包括：多个第一触发器；

6.根据权利要求5所述的电路，其特征在于，所述缓存模块包括：多个第二触发器；

7.根据权利要求6所述的电路，其特征在于，所述处理模块包括：多个运算单元；

8.根据权利要求7所述的电路，其特征在于，所述运算单元包括：或非门；

9.根据权利要求7所述的电路，其特征在于，所述输出模块包括：第一传输单元和第二传输单元；

10.根据权利要求9所述的电路，其特征在于，所述第一传输单元包括与所述多个运算单元一一对应的第三触发器；所述第二传输单元包括与所述多个第一触发器一一对应的第四触发器；

11.根据权利要求1-10任一项所述的电路，其特征在于，所述输入时钟包括第一输入时钟和第二输入时钟，所述输出时钟包括第一输出时钟和第二输出时钟；

12.根据权利要求11所述的电路，其特征在于，所述第一输入时钟和所述第二输入时钟的有效时段交替设置，所述第一输出时钟和所述第二输出时钟的有效时段交替设置。

13.根据权利要求11所述的电路，其特征在于，所述缓存时钟包括第一缓存时钟和第二缓存时钟；所述缓存模块包括第一缓存模块和第二缓存模块；

14.根据权利要求2-10任一项所述的电路，其特征在于，所述电路还包括：数据转换模块；

15.根据权利要求1-10任一项所述的电路，其特征在于，所述待测芯片的数据传输宽度为两个字节，所述第一数据和所述第二数据的数据宽度均为一个字节。

16.一种存储器，其特征在于，包括：数据引脚、以及如权利要求1-15任一项所述的芯片测试电路；

技术总结本申请提供一种芯片测试电路及存储器，包括：输入模块，用于在测试阶段，响应于输入时钟将当前接收的数据作为第一数据输出；缓存模块，用于存储种子数据；处理模块，耦接于输入模块和缓存模块，用于根据种子数据和第一数据生成第二数据，第二数据不同于第一数据；输出模块，耦接于输入模块和处理模块，用于响应于输出时钟，在测试阶段将所述第一数据和第二数据作为测试数据，传输至待测芯片的数据传输路径。本方案能够提高测试效率，保证测试的准确性和可靠性。技术研发人员：鲁耀华受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/29