锁存电路、动态锁存器、动态D触发器及相关装置的制作方法

本公开总体而言涉及集成电路，并且更具体地，涉及锁存电路、动态锁存器、动态d触发器、寄存器、处理器和计算装置。

背景技术：

1、随着高性能计算广泛应用于勘探、气候变化、交通、人工智能等领域，对计算芯片的功耗、运算速度、面积（成本）提出的要求越来越高。计算芯片需要使用锁存器来进行数据锁存，并且随着计算量越大，计算芯片所使用的锁存器也越多。因此，锁存器的性能直接影响了计算芯片的性能。

2、动态锁存器相对于静态锁存器，由于减少了用于保持工作状态的反馈电路，电路结构会大幅度简化，这样既减小了芯片面积，又降低了功耗。凭借这些优点，动态锁存器得以在计算芯片中大规模使用。但是，由于动态锁存器中存在部分时间内电位悬空（floating）的节点，在所述部分时间期间该节点处的寄生电容需要保持住正确的电压状态。

3、为了避免器件漏电影响该节点的电压，动态锁存器必须工作在一个较高频率，从而减少漏电时间以防止功能错误。这极大地限制了芯片使用范围。例如，在处理器的诸如休眠或空闲之类的一些状态下，动态锁存器可能会以相对较低的频率工作，此时很可能会出现功能错误。

技术实现思路

1、根据本公开的第一方面，提供了一种锁存电路，该锁存电路包括：输入端；输出端；具有第一导电类型的第一晶体管，第一晶体管的控制端被配置为接收第一时钟信号；具有与第一导电类型不同的第二导电类型的第二晶体管，第二晶体管的控制端被配置为接收与第一时钟信号反相的第二时钟信号；以及第三晶体管，第三晶体管的控制端被配置为接收与第一晶体管和第二晶体管中导电类型与第三晶体管相同的晶体管的控制端所接收的时钟信号相同的时钟信号。第一晶体管的第一传输端和第二晶体管的第一传输端共同连接到输入端。第一晶体管的第二传输端经由第三晶体管连接到输出端。第二晶体管的第二传输端连接到输出端。

2、根据本公开的第二方面，提供了一种动态锁存器，该动态锁存器包括：数据输入端，被配置用于接收数据信号；数据输出端，被配置用于输出数据信号；时钟控制端，被配置用于接收时钟信号；以及依次串联连接在数据输入端和数据输出端之间的锁存单元和反相驱动单元。锁存单元被配置用于在时钟信号的控制下对来自数据输入端的数据信号进行锁存或传输。反相驱动单元被配置用于反相传输来自锁存单元的数据信号。

3、在一些实施例中，该锁存单元包括根据本公开的第一方面所述的锁存电路。

4、在一些实施例中，该锁存单元包括根据本公开的第一方面所述的锁存电路，以及串联连接在数据输入端和该锁存电路之间的反相器。

5、根据本公开的第三方面，提供了一种动态d触发器，该动态d触发器包括：数据输入端，被配置用于接收数据信号；数据输出端，被配置用于输出数据信号；时钟控制端，被配置用于接收时钟信号；以及依次串联连接在数据输入端和数据输出端之间的第一锁存单元、第二锁存单元和反相驱动单元。第一锁存单元被配置用于在时钟信号的控制下对来自数据输入端的数据信号进行锁存或传输。第二锁存单元被配置用于在时钟信号的控制下对来自第一锁存单元的数据信号进行锁存或传输。反相驱动单元被配置用于反相传输来自第二锁存单元的数据信号。

6、在一些实施例中，第一锁存单元包括根据本公开的第一方面所述的锁存电路。

7、在一些实施例中，第一锁存单元包括依次串联连接在数据输入端和第二锁存单元之间的反相器和根据本公开的第一方面所述的锁存电路。

8、在一些实施例中，第二锁存单元包括依次串联连接在第一锁存单元和反相驱动单元之间的反相器和根据本公开的第一方面所述的锁存电路。

9、根据本公开的第四方面，提供了一种寄存器，该寄存器包括：多个数据输入端，被配置用于接收数据信号；多个数据输出端，被配置用于输出数据信号；时钟控制端，被配置用于接收时钟信号；时钟缓冲器，被配置用于将由时钟控制端接收的时钟信号缓冲并向多个寄存单元提供时钟信号；以及该多个寄存单元，并联连接在该多个数据输入端和该多个数据输出端之间，并且被配置用于在时钟信号的控制下写入和/或读出数据。该多个寄存单元中的寄存单元是根据本公开的第二方面所述的动态锁存器，或者是根据本公开的第三方面所述的动态d触发器。

10、根据本公开的第五方面，提供了一种处理器，该处理器包括根据本公开的第二方面所述的动态锁存器，或者是根据本公开的第三方面所述的动态d触发器，或者根据本公开的第四方面所述的寄存器。

11、根据本公开的第六方面，提供了一种计算装置，该计算装置包括根据本公开的第五方面所述的处理器。

12、通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

技术特征：

1.一种锁存电路，其特征在于，所述锁存电路包括：

2.根据权利要求1所述的锁存电路，其特征在于，所述锁存电路包括并联连接在所述输入端和所述输出端之间的第一子电路和第二子电路，其中，所述第一晶体管和所述第三晶体管被包括在所述第一子电路中并且相互串联连接，所述第二晶体管被包括在所述第二子电路中。

3.根据权利要求1或2所述的锁存电路，其特征在于，所述第三晶体管具有所述第一导电类型。

4.根据权利要求1或2所述的锁存电路，其特征在于，所述第三晶体管包括与所述第一晶体管串联连接的多个第三晶体管。

5.根据权利要求1所述的锁存电路，其特征在于，所述锁存电路还包括第四晶体管，所述第四晶体管的控制端被配置为接收与所述第一晶体管和所述第二晶体管中导电类型与所述第四晶体管相同的晶体管的控制端所接收的时钟信号相同的时钟信号，

6.根据权利要求5所述的锁存电路，其特征在于，所述锁存电路包括并联连接在所述输入端和所述输出端之间的第一子电路和第二子电路，其中，所述第一晶体管和所述第三晶体管被包括在所述第一子电路中并且相互串联连接，所述第二晶体管和所述第四晶体管被包括在所述第二子电路中并且相互串联连接。

7.根据权利要求5或6所述的锁存电路，其特征在于，所述第四晶体管具有所述第二导电类型。

8.根据权利要求5或6所述的锁存电路，其特征在于，所述第四晶体管包括与所述第二晶体管串联连接的多个第四晶体管。

9.根据权利要求5所述的锁存电路，其特征在于，所述第四晶体管的导电类型与所述第三晶体管不同，其中，所述锁存电路包括串联连接在所述输入端和所述输出端之间的第三子电路和第四子电路，其中，所述第一晶体管和所述第二晶体管被包括在所述第三子电路中并且相互并联连接，所述第三晶体管和所述第四晶体管被包括在所述第四子电路中并且相互并联连接。

10.根据权利要求9所述的锁存电路，其特征在于，

11.根据权利要求2或6或10所述的锁存电路，其特征在于，第一子电路和与该第一子电路并联连接的第二子电路包括相同数量的晶体管。

12.根据权利要求1所述的锁存电路，其特征在于，所述锁存电路中的晶体管为金属氧化物半导体mos晶体管。

13.一种动态锁存器，其特征在于，所述动态锁存器包括：

14.根据权利要求13所述的动态锁存器，其特征在于，所述锁存单元还包括串联连接在所述数据输入端和所述锁存电路之间的反相器。

15.一种动态d触发器，其特征在于，所述动态d触发器包括：

16. 根据权利要求15所述的动态d触发器，其特征在于，所述第二锁存单元包括以下之一：

17.一种动态d触发器，其特征在于，所述动态d触发器包括：

18. 根据权利要求17所述的动态d触发器，其特征在于，所述第二锁存单元包括以下之一：

19.一种动态d触发器，其特征在于，所述动态d触发器包括：

20. 根据权利要求19所述的动态d触发器，其特征在于，所述第一锁存单元包括以下之一：

21.一种寄存器，其特征在于，所述寄存器包括：

22.一种处理器，其特征在于，所述处理器包括根据权利要求13或14所述的动态锁存器，或者根据权利要求15至20中任一项所述的动态d触发器，或者根据权利要求21所述的寄存器。

23.一种计算装置，其特征在于，所述计算装置包括根据权利要求22所述的处理器。

技术总结本公开涉及锁存电路、动态锁存器、动态D触发器及相关装置。一种锁存电路包括：输入端；输出端；具有第一导电类型的第一晶体管，其控制端被配置为接收第一时钟信号；具有与第一导电类型不同的第二导电类型的第二晶体管，其控制端被配置为接收与第一时钟信号反相的第二时钟信号；第三晶体管，其控制端被配置为接收与第一晶体管和第二晶体管中导电类型与第三晶体管相同的晶体管的控制端所接收的时钟信号相同的时钟信号。第一晶体管的第一传输端和第二晶体管的第一传输端共同连接到输入端。第一晶体管的第二传输端经由第三晶体管连接到输出端。第二晶体管的第二传输端连接到输出端。技术研发人员：龚川,田文博,郭海丰受保护的技术使用者：深圳比特微电子科技有限公司技术研发日：技术公布日：2024/7/18