半导体存储器件及其制造方法与流程

本公开涉及半导体存储器件及其制造方法。

背景技术：

1、消费者对半导体存储器件的高集成度的需求已经增加，以提供具有优异性能和低廉价格的半导体存储器件。

2、二维(2d)或表面半导体存储器件的集成度通常由单位存储单元的面积来确定，单位存储单元的面积很大程度上受到用于形成精细图案的技术水平的影响。然而，通常需要非常昂贵的设备来生成精细图案。因此，即使在2d半导体存储器件的集成度提高时，工艺的成本效率也可能限制半导体存储器件的可行性。因此，已经提出了包括具有竖直延伸的沟道的竖直沟道晶体管的半导体存储器件，以提供具有高集成度和成本效率的半导体存储器件。

技术实现思路

1、本公开提供一种通过降低沟道和电极之间的界面上的接触电阻来增加电特性的半导体器件及其制造方法。

2、根据本公开的实施例，一种半导体器件包括在衬底上沿第一方向延伸的位线。第一绝缘图案设置在位线上。沟道图案设置在位线的上侧和第一绝缘图案的横向侧。沟道图案包括氧化物半导体材料。栅极绝缘图案设置在沟道图案上。字线设置在栅极绝缘图案上。第二绝缘图案设置在字线上。着接焊盘设置在沟道图案上。层间绝缘层设置在位线和沟道图案之间。

3、在实施例中，沟道图案可以包括彼此面对的第一垂直部分和第二垂直部分以及将第一垂直部分和第二垂直部分彼此连接的水平部分。水平部分可以设置在位线的上侧。第一垂直部分和第二垂直部分可以设置在第一绝缘图案的横向侧。

4、在实施例中，层间绝缘层的厚度可以小于或等于约1nm。

5、在实施例中，位线可以包括在与第一方向交叉的第二方向上彼此间隔开的多条位线。

6、在实施例中，半导体器件还可以包括设置在多条位线中的相邻位线之间的下绝缘层。层间绝缘层可以设置为覆盖位线的上侧、下绝缘层的上侧和第一绝缘图案的底表面。

7、在实施例中，层间绝缘层可以设置在与沟道图案的水平部分和位线重叠的区域中。

8、在实施例中，层间绝缘层可以包括选自al2o3、zno、tio2、cdo和batio3中的至少一种化合物。

9、在实施例中，氧化物半导体材料可以包括选自非晶igzo、非晶ito和非晶igto中的至少一种材料。

10、在实施例中，字线可以包括彼此面对的第一字线和第二字线。第一字线和第二字线设置在第一垂直部分和第二垂直部分之间以及设置在水平部分之上。

11、在实施例中，栅极绝缘图案可以设置在第一垂直部分和第一字线之间以及第二垂直部分和第二字线之间。

12、根据本公开的实施例，半导体器件包括外围电路结构体，该外围电路结构体包括设置在衬底上的外围电路元件和覆盖外围电路元件的布线间绝缘层。位线设置在外围电路结构体上。第一绝缘图案设置在位线上。沟道图案设置在位线的上侧和第一绝缘图案的横向侧。沟道图案包括彼此面对的第一垂直部分和第二垂直部分以及将第一垂直部分和第二垂直部分彼此连接的水平部分。栅极绝缘图案覆盖第一垂直部分、第二垂直部分和水平部分。第一字线和第二字线彼此面对。第一字线和第二字线设置在第一垂直部分和第二垂直部分之间以及栅极绝缘图案上。第二绝缘图案设置在第一字线和第二字线上。着接焊盘设置在沟道图案上。层间绝缘层设置在位线与沟道图案的水平部分之间。

13、在实施例中，层间绝缘层的厚度可以小于或等于约1nm。

14、在实施例中，层间绝缘层可以包括选自al2o3、zno、tio2、cdo和batio3中的至少一种化合物。

15、在实施例中，沟道图案的水平部分的下侧直接接触层间绝缘层的上侧。

16、在实施例中，沟道图案可以包括氧化物半导体材料。

17、在实施例中，氧化物半导体材料可以包括选自非晶igzo、非晶ito和非晶igto中的至少一种材料。

18、本公开的实施例提供了一种用于制造半导体器件的方法，包括：在衬底上形成沿第一方向延伸的位线；在位线上形成层间绝缘层；在层间绝缘层上形成第一绝缘图案；在层间绝缘层和第一绝缘图案上形成沟道图案；在沟道图案上形成栅极绝缘图案；在栅极绝缘图案上形成字线；暴露沟道图案的至少一部分；在字线上形成第二绝缘图案；以及在所暴露的沟道图案上形成着接焊盘。

19、在实施例中，在位线上形成层间绝缘层可以通过使用选自原子层沉积和化学气相沉积中的至少一种工艺来执行。

20、在实施例中，在位线上形成层间绝缘层时，层间绝缘层可以形成为具有小于或等于约1nm的厚度。

21、在实施例中，在位线上形成层间绝缘层时，层间绝缘层可以通过使用包括选自al2o3、zno、tio2、cdo和batio3中的至少一种化合物的材料来形成。

22、根据本公开的实施例，当层间绝缘层设置在位线和沟道图案之间时，可以阻止氧向位线的扩散，并且也可以阻止氢向沟道的扩散，从而防止器件特性的劣化并提高半导体器件的可靠性。

23、通过使用遂穿并去除费米能级(fermi-level)钉扎，可以降低位线和沟道图案之间的界面电阻和分散，并且可以显著提高半导体器件的电特性。

24、另外，由于利用具有低温度依赖性的遂穿现象，本实施例的半导体器件可以显著减少根据温度变化的错误的产生，并且可以提高半导体器件的可靠性。

25、层间绝缘层设置在位线和沟道图案之间，因此可以减少静态下的漏电流。

26、本公开的各种有益优点和效果不限于上述内容，并且在描述本公开的非限制性实施例的过程中将更容易理解。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，其中：

3.根据权利要求1所述的半导体器件，其中：

4.根据权利要求1所述的半导体器件，其中：

5.根据权利要求4所述的半导体器件，还包括：

6.根据权利要求2所述的半导体器件，其中：

7.根据权利要求1所述的半导体器件，其中：

8.根据权利要求1所述的半导体器件，其中：

9.根据权利要求2所述的半导体器件，其中：

10.根据权利要求9所述的半导体器件，其中：

11.一种半导体器件，包括：

12.根据权利要求11所述的半导体器件，其中：

13.根据权利要求11所述的半导体器件，其中：

14.根据权利要求11所述的半导体器件，其中：

15.根据权利要求11所述的半导体器件，其中：

16.根据权利要求15所述的半导体器件，其中：

17.一种用于制造半导体器件的方法，包括：

18.根据权利要求17所述的方法，其中：

19.根据权利要求17所述的方法，其中：

20.根据权利要求17所述的方法，其中：

技术总结半导体器件包括在衬底上沿第一方向延伸的位线。第一绝缘图案设置在位线上。沟道图案设置在位线的上侧和第一绝缘图案的横向侧。沟道图案包括氧化物半导体材料。栅极绝缘图案设置在沟道图案上。字线设置在栅极绝缘图案上。第二绝缘图案设置在字线上。着接焊盘设置在沟道图案上。层间绝缘层设置在位线和沟道图案之间。技术研发人员：宋映槿,严祥训,李镕珍,赵珉熙受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/7/23