存算一体单元结构

本发明涉及一种半导体集成电路，特别涉及一种存算一体单元结构。

背景技术：

1、随着大数据时代的来临，人工智能领域已经得到了飞速的发展，人工智能芯片则是通过计算系统来高效率实现神经网络计算的芯片类型。传统计算机架构采用的是冯诺依曼体系，冯诺依曼计算体系中的计算和存储相互分离，如果要进行多次计算，数据将会多次从存储器传输到运算器，这一数据传输过程的速度将会限制整体运算效率，成为冯诺依曼瓶颈。而如今存算一体技术通过将计算过程移至存储器的方法，大大降低了由于数据移动而产生的中间能耗。而目前应用于布尔逻辑运算的存算一体领域的sram单元，大部分只能通过灵敏放大器和模数转换器感测位线电压的方式，输出某一种布尔逻辑的运算结果，且大多数不能实现全阵列并行运算，计算效率非常低，无法实现高并行度与全逻辑运算结果的输出。

技术实现思路

1、本发明所要解决的技术问题是提供一种存算一体单元结构，能实现多布尔逻辑运算，能显著提高电路集成度从而降低电路面积，还能提高感测效率。

2、为解决上述技术问题，本发明提供的存算一体单元结构包括：sram存储单元和多布尔逻辑运算单元。

3、所述sram存储单元连接在第一位线和第二位线之间且具有第一存储节点和第二存储节点，所述第一存储节点的第一存储信号和所述第二存储节点的第二存储信号互为反相。

4、所述多布尔逻辑运算单元包括：

5、第一放电路径，包括串联在第一输入端和第一位线之间的第一pmos管和第一传输管，所述第一pmos管的栅极连接所述第一存储节点，所述第一传输管的控制端连接第一控制信号。

6、第二放电路径，包括串联在第二输入端和第二位线之间的第二pmos管和第二传输管，所述第二pmos管的栅极连接所述第二存储节点，所述第二传输管的控制端连接第二控制信号。

7、所述第一输入端连接第一输入信号，所述第二输入端连接第二输入信号，所述第二输入信号为所述第一输入信号的反相信号。

8、存算一体单元结构包括存储器配置状态和多布尔逻辑运算器配置状态。

9、所述第一控制信号使所述第一传输管截止以及所述第二控制信号使所述第二传输管截止时，所述存算一体单元结构处于所述存储器配置状态。

10、所述第一控制信号使所述第一传输管导通以及所述第二控制信号使所述第二传输管导通时，所述存算一体单元结构处于所述多布尔逻辑运算器配置状态。

11、在所述多布尔逻辑运算器配置状态下，所述第一位线输出所述第一输入信号和所述第一存储信号的或信号；所述第二位线输出所述第一输入信号和所述第一存储信号的与非信号。

12、进一步的改进是，所述多布尔逻辑运算单元还包括：

13、第一反相器，所述第一反相器的输入端连接所述第一位线，所述第一反相器的输出端作为所述第一输入信号和所述第一存储信号的或非信号的输出端。

14、进一步的改进是，所述多布尔逻辑运算单元还包括：

15、第二反相器，所述第二反相器的输入端连接所述第二位线，所述第二反相器的输出端作为所述第一输入信号和所述第一存储信号的与信号的输出端。

16、进一步的改进是，所述多布尔逻辑运算单元还包括：

17、与非门，所述与非门的第一输入端连接所述第一位线，所述与非门的第二输入端连接所述第二位线，所述与非门的输出端作为所述第一输入信号和所述第一存储信号的同或信号的输出端。

18、进一步的改进是，所述多布尔逻辑运算单元还包括：

19、第三反相器，所述第三反相器的输入端连接所述与非门的输出端，所述第三反相器的输出端作为所述第一输入信号和所述第一存储信号的异或信号的输出端。

20、进一步的改进是，所述第一传输管采用nmos管。

21、进一步的改进是，所述第二传输管采用nmos管。

22、所述第一控制信号和所述第二控制信号采用同一信号。

23、进一步的改进是，所述第一传输管采用pmos管。

24、进一步的改进是，所述第二传输管采用pmos管。

25、所述第一控制信号和所述第二控制信号采用同一信号。

26、进一步的改进是，所述第一放电路径中，所述第一pmos管的第一源漏极连接所述第一输入端，所述第一传输管连接在所述第一位线和所述第一pmos管的第二源漏极之间。

27、进一步的改进是，所述第二放电路径中，所述第二pmos管的第一源漏极连接所述第二输入端，所述第二传输管连接在所述第二位线和所述第二pmos管的第二源漏极之间。

28、进一步的改进是，所述sram存储单元包括6t sram存储单元。

29、进一步的改进是，所述第一位线和所述第二位线还和预充电电路连接；

30、在所述多布尔逻辑运算器配置状态下，所述预充电电路对所述第一位线和所述第二位线进行预充电并使所述第一位线和所述第二位线的初始电位都处于预充电电位。

31、本发明在sram存储单元的基础上，在对应的位线和逻辑运算的输入信号之间设置放电电路，在多布尔逻辑运算器配置状态，通过放电电路对位线的放电，能在两条位线上分别得到两个由存储信号和输入信号的逻辑运算结果分别为或信号和与非信号，所以，本发明能实现多布尔逻辑运算。

32、而且，本发明在获得或信号和与非信号的基础上，结合逻辑门的设置，还能得到，或非信号、与信号、同或信号和异或信号，从而能实现六种布尔逻辑运算结果的输出。

33、所以，和现有电路中，通过采用灵敏放大器进行位线感测来输出逻辑结果时仅能得到一种逻辑结果相比，本发明并不需要采用灵敏放大器来感测位线信号，而是通过逻辑门进行感测，故能同时输出多个逻辑信号，实现全逻辑运算结果输出，能显著提高电路集成度从而降低电路面积，还能提高感测效率，也即能实现全阵列并行运算从而提高计算效率。

技术特征：

1.一种存算一体单元结构，其特征在于，包括：sram存储单元和多布尔逻辑运算单元；

2.如权利要求1所述的存算一体单元结构，其特征在于，所述多布尔逻辑运算单元还包括：

3.如权利要求2所述的存算一体单元结构，其特征在于，所述多布尔逻辑运算单元还包括：

4.如权利要求3所述的存算一体单元结构，其特征在于，所述多布尔逻辑运算单元还包括：

5.如权利要求4所述的存算一体单元结构，其特征在于，所述多布尔逻辑运算单元还包括：

6.如权利要求1所述的存算一体单元结构，其特征在于：所述第一传输管采用nmos管。

7.如权利要求6所述的存算一体单元结构，其特征在于：所述第二传输管采用nmos管；

8.如权利要求1所述的存算一体单元结构，其特征在于：所述第一传输管采用pmos管。

9.如权利要求8所述的存算一体单元结构，其特征在于：所述第二传输管采用pmos管；

10.如权利要求1所述的存算一体单元结构，其特征在于：所述第一放电路径中，所述第一pmos管的第一源漏极连接所述第一输入端，所述第一传输管连接在所述第一位线和所述第一pmos管的第二源漏极之间。

11.如权利要求10所述的存算一体单元结构，其特征在于：所述第二放电路径中，所述第二pmos管的第一源漏极连接所述第二输入端，所述第二传输管连接在所述第二位线和所述第二pmos管的第二源漏极之间。

12.如权利要求1所述的存算一体单元结构，其特征在于：所述sram存储单元包括6tsram存储单元。

13.如权利要求1所述的存算一体单元结构，其特征在于：所述第一位线和所述第二位线还和预充电电路连接；

技术总结本发明公开了一种存算一体单元结构，包括：SRAM存储单元和多布尔逻辑运算单元。多布尔逻辑运算单元包括：第一和第二放电路径；第一放电路径包括串联在第一输入端和第一位线之间的第一PMOS管和第一传输管，第一PMOS管的栅极连接第一存储节点。第二放电路径，包括串联在第二输入端和第二位线之间的第二PMOS管和第二传输管，第二PMOS管的栅极连接第二存储节点。第一和第二控制信号分别使第一和第二传输管截止时，存算一体单元结构处于存储器配置状态；反之处于多布尔逻辑运算器配置状态。在多布尔逻辑运算器配置状态下，第一位线输出第一输入信号和第一存储信号的或信号；第二位线输出与非信号。本发明能实现多布尔逻辑运算，能降低电路面积，能提高感测效率。技术研发人员：陈静,肖寒,赵瑞勇,刘玉兰,刘源祯,陈昊瑜,邵华,周利民受保护的技术使用者：中国科学院上海微系统与信息技术研究所技术研发日：技术公布日：2024/8/1