半导体器件及其制备方法与流程

本技术涉及半导体制造，具体涉及一种半导体器件及其制备方法。

背景技术：

1、为了在单位面积内集成更多的门电路，工艺制程越来越先进，先进制程中的一个特点是栅极材料(例如多晶硅材料)越来越薄，栅极材料的厚度限制了高压cmos(例如5vcmos)自对准注入ldd(轻掺杂漏区)的最大能量，从而限制了器件的击穿电压(breakdownvoltage，bv)，因为通常情况下，ldd注入能量越大，bv越高。

2、在开发5v cmos的时候，为了形成更加缓变的ldd结，提高器件的bv，ldd注入通常采用尽可能大的能量和最大的离子注入倾斜角度(45°)倾斜注入。传统的自对准ldd注入时，栅极材料也会直接面对ldd注入，为了避免ldd进入沟道，ldd能量被栅极材料厚度限制，这又与先进制程中低压cmos器件的栅极材料越来越薄的需求相悖。但是在很多应用中，受栅极材料厚度限制，对先进制程节点高压cmos(例如5v cmos)器件的bv的要求却没有降低。

技术实现思路

1、本技术提供了一种半导体器件及其制备方法，可以解决先进制程节点中，高压cmos器件区的ldd注入能量太高打穿器件栅极、高压cmos器件的bv不够高等问题中的至少一个问题。

2、一方面，本技术实施例提供了一种半导体器件的制备方法，包括：

3、步骤s1：提供一衬底，所述衬底包含闪存器件区、高压cmos器件区和非高压cmos器件区，所述衬底中形成有若干用于隔离不同器件区的浅沟槽隔离结构；

4、步骤s2：通过离子注入工艺分别在所述闪存器件区的衬底中形成闪存阱区，以及在所述高压cmos器件区的衬底中形成高压阱区；

5、步骤s3：形成第一栅介质层和第二栅介质层，所述第一栅介质层覆盖所述闪存器件区的衬底，所述第二栅介质层覆盖所述高压cmos器件区和所述非高压cmos器件区的衬底；

6、步骤s4：形成浮栅材料层，所述浮栅材料层覆盖所述第一栅介质层和所述第二栅介质层；

7、步骤s5：刻蚀去除所述非高压cmos器件区的浮栅材料层；

8、步骤s6：通过选择性离子注入工艺，在所述非高压cmos器件区的衬底中形成非高压阱区；

9、步骤s7：形成ono隔离层，所述ono隔离层覆盖所述闪存器件区的浮栅材料层和所述高压cmos器件区的浮栅材料层；

10、步骤s8：去除所述非高压cmos器件区的第二栅介质层并且在所述非高压cmos器件区的衬底表面形成第三栅介质层；

11、步骤s9：刻蚀去除所述高压cmos器件区的ono隔离层；

12、步骤s10：形成多晶硅材料层，所述多晶硅材料层覆盖所述闪存器件区的ono隔离层、所述高压cmos器件区的浮栅材料层和所述非高压cmos器件区的第三栅介质层；

13、步骤s11：刻蚀所述闪存器件区的部分多晶硅材料层、部分ono隔离层、部分浮栅材料层和部分第一栅介质层，以得到第一栅极结构，同时，刻蚀所述高压cmos器件区的部分多晶硅材料层、部分浮栅材料层和部分第二栅介质层，以得到第二栅极结构，同时，刻蚀所述非高压cmos器件区的部分多晶硅材料层和部分第三栅介质层，以得到第三栅极结构；

14、步骤s12：通过选择性离子注入工艺，分别在所述闪存阱区中形成第一轻掺杂漏区以及在所述高压阱区中形成第二轻掺杂漏区；

15、步骤s13：分别形成第一侧墙、第二侧墙和第三侧墙，所述第一侧墙位于所述第一栅极结构两侧，所述第二侧墙位于所述第二栅极结构的两侧，所述第三侧墙位于所述第三栅极结构的两侧；以及

16、步骤s14：通过选择性离子注入工艺，在所述非高压阱区中形成第三轻掺杂漏区。

17、可选的，在所述半导体器件的制备方法中，所述浮栅材料层的厚度为

18、

19、可选的，在所述半导体器件的制备方法中，所述多晶硅材料层的厚度为

20、

21、可选的，在所述半导体器件的制备方法中，在通过离子注入工艺分别在所述闪存器件区的衬底中形成闪存阱区，以及在所述高压cmos器件区的衬底中形成高压阱区的过程中，

22、形成所述闪存阱区的离子注入工艺的离子注入能量为10kev～500kev，离子注入剂量为1e12/cm2～5e13/cm2，离子注入角度为0°～7°；

23、形成所述高压阱区的离子注入工艺的离子注入能量为10kev～1000kev，离子注入剂量为1e12/cm2～5e13/cm2，离子注入角度为0°～7°。

24、可选的，在所述半导体器件的制备方法中，在通过选择性离子注入工艺，分别在所述闪存阱区中形成第一轻掺杂漏区以及在所述高压阱区中形成第二轻掺杂漏区的过程中，

25、形成所述第一轻掺杂漏区的择性离子注入工艺的离子注入能量为5kev～50kev，离子注入剂量为2e13/cm2～1e15/cm2，离子注入角度为0°～15°；

26、形成所述第二轻掺杂漏区的择性离子注入工艺的离子注入能量为20kev～150kev，离子注入剂量为5e12/cm2～1e14/cm2，离子注入角度为7°～45°。

27、可选的，在所述半导体器件的制备方法中，在通过选择性离子注入工艺，在所述非高压阱区中形成第三轻掺杂漏区之后，所述半导体器件的制备方法还包括：

28、分别形成第四侧墙、第五侧墙和第六侧墙，所述第四侧墙位于所述第一侧墙侧，所述第五侧墙位于所述第二侧墙侧，所述第六侧墙位于所述第三侧墙侧。

29、可选的，在所述半导体器件的制备方法中，在分别形成第四侧墙、第五侧墙和第六侧墙之后，所述半导体器件的制备方法还包括：

30、通过选择性离子注入工艺，分别在所述第一轻掺杂漏区中形成第一重掺杂区、在所述第二轻掺杂漏区中形成第二重掺杂区以及在所述第三轻掺杂漏区中形成第三重掺杂区。

31、可选的，在所述半导体器件的制备方法中，形成所述第二重掺杂区的择性离子注入工艺的离子注入能量为2kev～40kev，离子注入剂量为1e13/cm2～5e15/cm2，离子注入角度为0°～7°。

32、另一方面，本技术实施例还提供了一种半导体器件，包括：

33、衬底，所述衬底包含闪存器件区、高压cmos器件区和非高压cmos器件区，所述衬底中形成有若干用于隔离不同器件区的浅沟槽隔离结构；

34、闪存阱区、高压阱区和非高压阱区，所述闪存阱区位于所述闪存器件区的衬底中，所述高压阱区位于所述高压cmos器件区的衬底中，所述非高压阱区位于所述非高压cmos器件区的衬底中；

35、第一栅极结构、第二栅极结构和第三栅极结构，所述第一栅极结构位于所述闪存器件区的衬底上，所述第一栅极结构包括：堆叠的第一栅介质层、浮栅材料层、ono隔离层和多晶硅材料层；所述第二栅极结构位于所述高压cmos器件区的衬底上，所述第二栅极结构包括：堆叠的第二栅介质层、浮栅材料层和多晶硅材料层；所述第三栅极结构位于所述非高压cmos器件区的衬底上，所述第三栅极结构包括：堆叠的第三栅介质层和多晶硅材料层；

36、第一轻掺杂漏区、第二轻掺杂漏区和第三轻掺杂漏区，所述第一轻掺杂漏区位于所述闪存阱区中，所述第二轻掺杂漏区位于所述高压阱区中，所述第三轻掺杂漏区位于所述非高压阱区中；

37、第一侧墙、第二侧墙和第三侧墙，所述第一侧墙位于所述第一栅极结构两侧，所述第二侧墙位于所述第二栅极结构的两侧，所述第三侧墙位于所述第三栅极结构的两侧。

38、本技术技术方案，至少包括如下优点：

39、本技术通过将高压cmos器件区的第二栅介质层的制备以及将高压阱区注入安排在浮栅材料层的淀积之前，后续可以利用浮栅多晶硅(浮栅材料层)来加厚高压cmos器件的栅极厚度；

40、进一步的，本技术在晶圆表面淀积整层浮栅材料层之后，仅去除非高压cmos器件区的浮栅材料层，保留高压cmos器件区的浮栅材料层，使得高压cmos器件区的最终栅极为浮栅材料层和多晶硅材料层的叠加，增加了高压cmos器件区栅极的厚度，可在不增加成本/不增加光罩的情况下，不打穿(损伤)栅极，又可以直接、有效地增加器件的ldd注入更大的能量，尤其是高压器件区的ldd注入更大的能量，形成更好的呈梯度变化的掺杂结，从而改善结的特性，保证先进制程中浮栅闪存工艺中高压cmos器件区的bv不受影响，提高器件整体的bv(击穿电压)，提高器件的抗高压击穿性能，提高产品的竞争力。