一种基于双路径相位选择插值器的四分之一速率时钟恢复电路的制作方法

本申请涉及集成电路设计，特别涉及一种基于双路径相位选择插值器的四分之一速率时钟恢复电路。

背景技术：

1、数据时钟恢复电路(clockdatarecovery，cdr)作为高速串行通信数据传输中常用模块，是保障serdes接收端恢复出高质量数据信号的关键,同时也是制约serdes电路数据传输的最高频率的核心模块之一。

2、传统的基于相位选择/插值电路数据时钟恢复电路通过联合pll或者dll时钟电路/鉴相器和低通滤波器进行多相时钟的相位时钟插值和锁定。然而这种结构先锁定频率再锁定相位的工作模式存在一定锁定稳定性风险，锁定时钟频率越高，其失锁的概率也越大，从而制约了整体系统的稳定性。

3、基于双路径的数据时钟恢复电路在传统相位选择插值环路基础上，额外引入一个基于dll/pfd/cp的环路，在实现时钟的快速锁定的同时还提高系统的稳定性。

技术实现思路

1、本申请提供了一种基于双路径相位选择插值器的四分之一速率时钟恢复电路，可用于解决传统单环路存在的锁定稳定性问题。

2、本申请提供一种基于双路径相位选择插值器的四分之一速率时钟恢复电路，时钟恢复电路包括：

3、输入数据均衡器模块、多相时钟采样比较器、数字滤波器、相位选择/插值电路以及基于dll的时钟系统；

4、时钟恢复电路输入高速信号经均衡器进行均衡后再进入8位的多相时钟采样比较器进行采样得到采样信号；

5、数字滤波器接收采样信号并输出一个7位的控制信号至相位选择/插值电路进行时钟相位调节；调整后的时钟作为输入时钟被送至时钟系统，时钟系统内含鉴相器和电荷泵；

6、时钟系统通过不断调节送至多相时钟采样比较器的多相采样时钟相位，形成负反馈环路，最终实现时钟锁定和采样时钟恢复。

7、进一步地，多相时钟采样比较器包括8个同样的比较器单元，每个比较器单元均对均衡器输出的高速数据vp以及vn进行采样，高速数据vp、vn为n gbp/s；

8、每个比较器单元与不同相位的采样时钟相接，采样时钟频率为高速数据vp、vn的1/4倍，8个多相时钟相位差依次为45°；

9、多相时钟采样比较器输出信号q<7:0>相对于高速输入而言，被分为4组，对高速信号进行1：4的串并转换；

10、多相时钟采样比较器输出信号q<7:0>每位的数据率为1/4倍即0.25n gbp/s；

11、其中q<0>、q<1>为第一组；q<2>、q<3>为第二组；q<4>、q<5>为第三组；q<6>、q<7>为第四组，这4组数据均包含高速信号的数据信息和数据边沿信息；

12、正常时钟恢复锁定的情况下，时钟系统的输出信号，即单位比较器采样时钟clk<0>、clk<2>、clk<4>和clk<6>采样时钟的正沿位于vp和vn数据的中间。

13、进一步地，数字滤波器包括两阶累加环路的数字滤波器，通过舍弃累加器中的低位实现低通特性；

14、数字滤波器通过对前级采样提供的采样比较器输出信号q<7:0>进行分组判别，输出7位相位选择/插值调节信号qs<6:0>，其中低三位为相位时钟选择使能信号，高4位为相位插值时钟权重调节信号；

15、在cdr时钟锁定时，数字滤波器输出的qs<6:0>码字为固定码字，否则一直处于动态变化过程，不断的调节后级相位选择/插值模块的输出时钟相位。

16、进一步地，相位选择/插值电路采用cml电流舵结构对16个基本相位选择/插值单元差分单元进行电流叠加实现；

17、每个基本插值单元与外部pll提供的8相时钟clkin<7:0>进行相连，数字滤波器输出的相位选择/插值调节信号qs<6:0>经过多个译码器分别形成相位插值基本单元的选择使能和加权信号对cdr输出时钟相位调节；

18、输出时钟信号频率与输入时钟clkin频率一致，均为高速数据输入频率的二分之一，即0.5n ghz。

19、进一步地，相位选择/插值电路包括16个基本插值单元；其中一个为插值偏差补偿单元，插值控制位一边始终导通，插值偏差补偿单元的插值控制信号一边始终导通，以弥补整个相位选择/插值的误差；其它15个相位选择/插值电路正常工作时，每次至少有两个相位选择/插值电路单元导通，即至少有两种不同相位的时钟信号进行权重加权，生成新的时钟。

20、进一步地，时钟系统包括多个延时反相器结构的压控dll电路、鉴频鉴相器、电荷泵以及分频器；

21、压控dll电路输入时钟为相位选择/插值电路提供的时钟进行分频得到；

22、时钟系统环路将dll延迟链中的3个时钟信号分别作为鉴频鉴相器pfd的参考时钟、反馈时钟和控制信号，用于鉴频鉴相器pfd进行时钟判别，鉴频鉴相器pfd输出up和down信号调节电荷泵电路的vi信号实现对dll中单元延迟反相器的相位延迟调节直至锁定，从而实现整个时钟恢复电路的闭环反馈调节。

23、进一步地，时钟系统中包含的分频器为一个二分频电路，用于对相位选择/插值电路提供的clk信号进行分频生成压控dll电路的输入时钟，时钟频率为高速数据频率的四分之一，即0.25n ghz。

24、进一步地，时钟系统输出至多相时钟采样比较器的clk<7:0>信号由延迟链dll提供，且多相时钟相邻时钟的相位差为45°。

25、本发明一方面通过采用相位选择/插值器结构实现相位参考时钟的精确调节；另一方面通过额外引入一条基于dll延时链锁定环路，提高系统锁定的稳定性，弥补由多相采样电路比较器、数字滤波器和相位选择/插值电路组成的反馈单环路失锁问题。同时本发明采用的双路径数据时钟恢复电路结构中数字滤波器和dll延时链采用数字电路进行设计，减少了时钟受工艺、温度、噪声引起的影响，提高了系统的抗干扰能力。

技术特征：

1.一种基于双路径相位选择插值器的四分之一速率时钟恢复电路，其特征在于，所述时钟恢复电路包括：

2.根据权利要求1所述的时钟恢复电路，其特征在于，多相时钟采样比较器包括8个同样的比较器单元，每个比较器单元均对均衡器输出的高速数据vp以及vn进行采样，高速数据vp、vn为n gbp/s；

3.根据权利要求1所述的时钟恢复电路，其特征在于，数字滤波器包括两阶累加环路的数字滤波器，通过舍弃累加器中的低位实现低通特性；

4.根据权利要求1所述的时钟恢复电路，其特征在于，相位选择/插值电路采用cml电流舵结构对16个基本相位选择/插值单元差分单元进行电流叠加实现；

5.根据权利要求4所述的时钟恢复电路，其特征在于，相位选择/插值电路包括16个基本插值单元；其中一个为插值偏差补偿单元，插值偏差补偿单元的插值控制信号一边始终导通，以弥补整个相位选择/插值的误差；其它15个相位选择/插值电路正常工作时，每次至少有两个相位选择/插值电路单元导通，即至少有两种不同相位的时钟信号进行权重加权，生成新的时钟。

6.根据权利要求4所述的时钟恢复电路，其特征在于，时钟系统包括多个延时反相器结构的压控dll电路、分频器、鉴频鉴相器和电荷泵；

7.根据权利要求6所述的时钟恢复电路，其特征在于，时钟系统中包含的分频器为一个二分频电路，用于对相位选择/插值电路提供的clk信号进行分频生成压控dll电路的输入时钟，时钟频率为高速数据频率的四分之一，即0.25n ghz。

8.根据权利要求6所述的时钟恢复电路，其特征在于，时钟系统输出至多相时钟采样比较器的clk<7:0>信号由延迟链dll提供，且多相时钟相邻时钟的相位差为45°。

技术总结本申请提供一种基于双路径相位选择插值器的四分之一速率时钟恢复电路，属于高速集成电路领域，包括输入信号均衡器、多相采样时钟比较器、数字滤波器、相位选择/插值电路以及时钟锁定环路等多个电路模块。相较于传统基于全速率的相位选择/插值电路，本发明描述的数据时钟恢复电路时钟工作的最高频率为高速信号速率的一半，且实际使用的采样恢复时钟为高速信号频率的四分之一，有效降低了时钟系统的设计难度。同时通过额外引入一条基于DLL延时链锁定环路，提高系统锁定的稳定性，弥补由多相采样电路比较器、数字滤波器和相位选择/插值电路组成的反馈单环路失锁问题，有效的提供系统的稳定性。技术研发人员：张黎,郭建刚,方震,周威受保护的技术使用者：中国电子科技集团公司第五十八研究所技术研发日：技术公布日：2024/11/4