半导体结构的制作方法

本技术实施例涉及半导体技术，尤其涉及半导体结构。

背景技术：

1、电子产业对越来越小且更快的电子装置的需求不断增长，这些电子装置同时能够支持越来越多越趋复杂和精密的功能。为了实现这些需求，在集成电路(integratedcircuit，ic)产业中制造低成本、高效能和低功率的集成电路为持续的趋势。至今为止，通过缩小集成电路尺寸(例如将集成电路部件尺寸最小化)已很大程度上实现这些目标，进而改善生产效率并降低相关成本。然而，这些微缩化也已增加集成电路制造过程的复杂性。因此，要实现集成电路装置及其效能的持续进步，需要在集成电路制造过程和技术方面取得类似的进步。

2、近年来，已引入多栅极装置来改善栅极控制。已观察到多栅极装置增加栅极通道耦合，降低关态电流及/或减少短通道效应(short-channel effects，sces)。此类多栅极装置之一为全绕式栅极(gate-all-around，gaa)装置，全绕式栅极装置包含部分或完全延伸于通道区周围的栅极结构，以在至少两面提供到通道区的通道。全绕式栅极装置可实现集成电路技术的积极微缩化，维持栅极控制并减轻短通道效应，同时与传统集成电路制造过程无缝整合。随着全绕式栅极装置持续微缩化，当降低栅极电极及源极/漏极(s/d)结构的寄生电容时，已出现挑战。因此，虽然现有的全绕式栅极装置及其制造方法一般对于其预期目的为足够的，但是这些装置和方法并非在所有方面都完全令人满意。

技术实现思路

1、本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。

2、本实用新型实施例是关于一种半导体装置，半导体装置包含基底；隔离结构，位于基底上方；两源极/漏极结构，从基底延伸；多个半导体通道层，悬置于基底上方并连接两源极/漏极结构；高介电常数金属栅极堆叠物，位于两源极/漏极结构之间，并环绕多个半导体通道层的每一个；栅极间隔件，位于高介电常数金属栅极堆叠物的两侧侧壁上；介电内部间隔件，垂直设置于多个半导体通道层的两相邻层之间，且垂直位于栅极间隔件与多个半导体通道层的最顶层之间；以及侧壁间隔件，位于隔离结构上方，并接触两源极/漏极结构的侧壁，其中侧壁间隔件延伸至多个半导体通道层的最顶层的底表面之上。

3、根据本实用新型其中的一个实施方式，该两源极/漏极结构的其中一个的一第一部分在两个该侧壁间隔件的顶表面之上，且两个该侧壁间隔件将该两源极/漏极结构的其中一个夹于其间，该第一部分具有的宽度等于或小于两个该侧壁间隔件的两侧垂直表面之间的距离，且两个该侧壁间隔件的顶表面在该多个半导体通道层的该最顶层的顶表面之上。

4、根据本实用新型其中的一个实施方式，该两源极/漏极结构的其中一个的一第一部分在两个该侧壁间隔件的顶表面之上，且两个该侧壁间隔件将该两源极/漏极结构的其中一个夹于其间，该第一部分延伸超出两个该侧壁间隔件的两侧垂直表面的距离等于或小于10nm，且两个该侧壁间隔件的顶表面在该多个半导体通道层的该最顶层的顶表面之下。

5、根据本实用新型其中的一个实施方式，该侧壁间隔件的厚度为约2nm至约10nm，且该介电内部间隔件的一最顶层的厚度为约2nm至约20nm。

6、根据本实用新型其中的一个实施方式，该侧壁间隔件包含一介电氮化物。

7、根据本实用新型其中的一个实施方式，该侧壁间隔件沿该多个半导体通道层堆叠的方向具有逐渐缩小的厚度。

8、根据本实用新型其中的一个实施方式，该侧壁间隔件的底表面高于该两源极/漏极结构的其中一个与该基底之间的一界面。

9、根据本实用新型其中的一个实施方式，该栅极间隔件和该侧壁间隔件包含不同材料。

10、根据本实用新型其中的一个实施方式，该高介电常数金属栅极堆叠物包括:一栅极介电层；以及一金属层，位于该栅极介电层上。

11、根据本实用新型其中的一个实施方式，该高介电常数金属栅极堆叠物还包括:一界面层，位于该栅极介电层与该多个半导体通道层的每一个之间。

12、根据本实用新型其中的一个实施方式，两个该侧壁间隔件的顶表面在该多个半导体通道层的该最顶层的顶表面下方的距离等于或小于8nm。

13、根据本实用新型其中的一个实施方式，该隔离结构的顶表面高于该两源极/漏极结构的其中一个与该基底之间的一界面。

技术特征：

1.一种半导体结构，其特征在于，包括:

2.如权利要求1所述的半导体结构，其特征在于，该两源极/漏极结构的其中一个的一第一部分在两个该侧壁间隔件的顶表面之上，且两个该侧壁间隔件将该两源极/漏极结构的其中一个夹于其间，该第一部分具有的宽度等于或小于两个该侧壁间隔件的两侧垂直表面之间的距离，且两个该侧壁间隔件的顶表面在该多个半导体通道层的该最顶层的顶表面之上。

3.如权利要求1所述的半导体结构，其特征在于，该两源极/漏极结构的其中一个的一第一部分在两个该侧壁间隔件的顶表面之上，且两个该侧壁间隔件将该两源极/漏极结构的其中一个夹于其间，该第一部分延伸超出两个该侧壁间隔件的两侧垂直表面的距离等于或小于10nm，且两个该侧壁间隔件的顶表面在该多个半导体通道层的该最顶层的顶表面之下。

4.如权利要求1至3中任一项所述的半导体结构，其特征在于，该侧壁间隔件的厚度为2nm至10nm，且该介电内部间隔件的一最顶层的厚度为2nm至20nm。

5.如权利要求1至3中任一项所述的半导体结构，其特征在于，该侧壁间隔件沿该多个半导体通道层堆叠的方向具有逐渐缩小的厚度。

6.如权利要求1至3中任一项所述的半导体结构，其特征在于，该侧壁间隔件的底表面高于该两源极/漏极结构的其中一个与该基底之间的一界面。

7.如权利要求1至3中任一项所述的半导体结构，其特征在于，该高介电常数金属栅极堆叠物包括:

8.如权利要求7所述的半导体结构，其特征在于，该高介电常数金属栅极堆叠物还包括:

9.如权利要求3所述的半导体结构，其特征在于，两个该侧壁间隔件的顶表面在该多个半导体通道层的该最顶层的顶表面下方的距离等于或小于8nm。

10.如权利要求1至3中任一项所述的半导体结构，其特征在于，该隔离结构的顶表面高于该两源极/漏极结构的其中一个与该基底之间的一界面。

技术总结一种半导体结构，包含基底；隔离结构，位于基底上方；两源极/漏极结构，从基底延伸；半导体通道层，悬置于基底上方并连接两源极/漏极结构；高介电常数金属栅极堆叠物，位于两源极/漏极结构之间，并环绕半导体通道层的每一个；栅极间隔件，位于高介电常数金属栅极堆叠物的两侧侧壁上；介电内部间隔件，垂直设置于半导体通道层的两相邻层之间，且垂直位于栅极间隔件与半导体通道层的最顶层之间；以及侧壁间隔件，位于隔离结构上方，并接触两源极/漏极结构的侧壁，其中侧壁间隔件延伸至半导体通道层的最顶层的底表面之上。技术研发人员：郑振辉,刘昌淼受保护的技术使用者：台湾积体电路制造股份有限公司技术研发日：20230413技术公布日：2024/7/11