具有电流脉冲电路的单端感测放大器的制作方法

本公开提供了改善单端感测放大器性能的电路结构及相关方法。

背景技术：

1、典型的存储器器件架构包括用于读取存储在位基元(bit cell)中的数据的感测放大器，例如，通过放大位基元中的电压电平并将其与参考电压进行比较，以将数据表征(characterize)为逻辑低(例如“0”)或逻辑高(例如“1”)。在诸如rram(电阻式随机存取存储器)和mram(磁阻式随机存取存储器)的某些存储器器件架构中，电阻式感测存储器基元包括可变电阻器(本文称为“位基元”)，该可变电阻器可以在写入操作期间用高电阻或低电阻进行编程。在读取操作期间，单端感测放大器(下文称为“感测放大器”)检测并放大电阻器的电阻状态并输出逻辑高或低。

技术实现思路

1、本公开的示例性方面被设计为解决本文描述的问题和/或其他未讨论的问题。

2、本公开的实施例提供了一种存储器电路，包括：位基元；p型金属氧化物半导体pmos晶体管，其具有连接到所述位基元的数据路径的漏极；以及nand栅极，其具有耦合到所述pmos器件的栅极的输出，其中，所述nand栅极的第一输入由所述位基元的状态控制。

3、本公开的另一方面包括前述任一方面，并且其中，存储器电路体现为电阻式随机存取存储器(rram)或磁阻式随机存取存储器(mram)中的一者。

4、本公开的另一方面包括前述任一方面，并且其中，所述nand栅极的第二输入由脉冲信号控制。

5、本公开的另一方面包括前述任一方面，并且其中，所述位基元包括电阻式感测存储器基元。

6、本公开的另一方面包括前述任一方面，并且其中，所述pmos晶体管的源极连接到电流源，以及其中，所述电流源响应于检测到所述位基元的电阻状态从低到高的过渡而通过注入的电流脉冲来增加到所述数据路径的所施加的读取电流。

7、在其他方面，所述存储器电路包括具有参考电阻器的感测电路。

8、在其他方面，所述感测电路响应于在读取操作期间的所施加的读取电流而检测跨所述位基元的电压降，并且在所述感测电路的输出节点处产生高或低逻辑输出。

9、在另外的方面，所述脉冲信号包括均衡启动脉冲，并且，所述位基元的所述状态包括来自所述输出节点的先前输出逻辑值。

10、本公开的另一方面包括前述任一方面，并且还包括：均衡启动电路，其根据均衡启动信号产生所述均衡启动脉冲，其中，所述均衡启动脉冲的持续时间约为3纳秒，并且所述均衡启动信号的持续时间约为10纳秒。

11、在某些方面，所述读取操作包括：预均衡阶段，在所述预均衡阶段，所述感测放大器处于关断状态；均衡阶段，在所述均衡阶段，所述电流脉冲基于所述输出节点处的先前输出而被选择性地注入位基元线，并且，所施加的读取电流被提供给所述位基元和参考电阻器；以及执行阶段，在所述执行阶段，将跨所述位基元的电压降与跨参考电阻器的电压降进行比较，以确定所述输出节点处的当前逻辑输出。

12、本公开的其他实施例提供了一种感测放大器，包括：位基元，其经由数据路径耦合到感测电路；p型金属氧化物半导体pmos晶体管，其具有连接到所述数据路径的漏极；以及nand栅极，其具有耦合到所述pmos晶体管的栅极的输出，其中，所述nand栅极的第一输入由所述感测电路的输出节点控制。

13、本公开的另一方面包括前述任一方面，并且其中，所述感测放大器体现为电阻式随机存取存储器(rram)或磁阻式随机存取存储器(mram)中的一者。

14、本公开的另一方面包括前述任一方面，并且其中，所述nand栅极的第二输入由脉冲信号控制。

15、本公开的另一方面包括前述任一方面，并且其中，所述脉冲信号包括均衡启动脉冲，并且，所述位基元的状态包括来自所述输出节点的先前输出逻辑值。

16、本公开的其他实施例提供了一种用于实现感测放大器的方法，包括：基于在输出节点处维持的先前逻辑值而选择性地将电流脉冲施加到位基元线，并且，所述位基元线耦合到可被配置为高或低电阻状态的位基元；将读取电流施加到所述位基元和参考电阻器；将跨所述位基元的电压降d1与跨所述参考电阻器的电压降r1进行比较；以及基于r1和d1的比较在输出节点处输出逻辑输出。

17、本公开的另一方面包括前述任一方面，并且其中，所述电流脉冲在检测到所述位基元的所述电阻状态从低到高的过渡时被施加。

18、本公开的另一方面包括前述任一方面，并且其中，通过脉冲产生电路产生所述电流脉冲，所述脉冲产生电路包括控制电流源的pmos晶体管。

19、本公开的另一方面包括前述任一方面，并且其中，所述脉冲产生电路还包括具有控制所述pmos晶体管的输出的nand栅极。在一些方面，所述nand栅极具有用于接收均衡启动脉冲的第一输入，以及用于接收来自所述输出节点的先前输出状态的第二输入。

20、本公开的另一方面包括前述任一方面，并且其中，所述脉冲产生电路还包括均衡启动电路，所述均衡启动电路根据均衡启动信号产生所述均衡启动脉冲。在一些方面，所述均衡启动脉冲的持续时间约为3纳秒，并且，所述均衡启动信号的持续时间约为10纳秒。

21、本公开描述的包括本技术实现要素：部分中描述的方面的两个或更多个方面可以进行组合以形成本文未具体描述的实施方式。

22、一种或多种实施方式的细节在附图和下面的描述中进行阐述。通过描述、附图以及权利要求，其他特征、目标和优点将是显而易见的。

技术特征：

1.一种存储器电路，包括：

2.根据权利要求1所述的存储器电路，其中，所述存储器电路体现为电阻式随机存取存储器rram或磁阻式随机存取存储器mram中的一者。

3.根据权利要求1所述的存储器电路，其中，所述nand栅极的第二输入由脉冲信号控制。

4.根据权利要求3所述的存储器电路，其中，所述位基元包括电阻式感测存储器基元。

5.根据权利要求4所述的存储器电路，其中，所述pmos晶体管的源极连接到电流源，以及其中，所述电流源响应于检测到所述位基元的电阻状态从低到高的过渡而通过注入的电流脉冲来增加到所述数据路径的所施加的读取电流。

6.根据权利要求5所述的存储器电路，还包括具有参考电阻器的感测电路。

7.根据权利要求6所述的存储器电路，其中，所述感测电路响应于在读取操作期间的所施加的读取电流而检测跨所述位基元的电压降，并且在所述感测电路的输出节点处产生高或低逻辑输出。

8.根据权利要求7所述的存储器电路，其中，所述脉冲信号包括均衡启动脉冲，并且，所述位基元的所述状态包括来自所述输出节点的先前输出逻辑值。

9.根据权利要求8所述的存储器电路，还包括：均衡启动电路，其根据均衡启动信号产生所述均衡启动脉冲，其中，所述均衡启动脉冲的持续时间约为3纳秒，并且所述均衡启动信号的持续时间约为10纳秒。

10.根据权利要求7所述的存储器电路，其中，所述读取操作包括：

11.一种感测放大器，包括：

12.根据权利要求11所述的感测放大器，其中，所述感测放大器体现为电阻式随机存取存储器rram或磁阻式随机存取存储器mram中的一者。

13.根据权利要求11所述的感测放大器，其中，所述nand栅极的第二输入由脉冲信号控制。

14.根据权利要求13所述的感测放大器，其中，所述脉冲信号包括均衡启动脉冲，并且，所述位基元的状态包括来自所述输出节点的先前输出逻辑值。

15.一种用于实现感测放大器的方法，包括：

16.根据权利要求15所述的方法，其中，所述电流脉冲在检测到所述位基元的所述电阻状态从低到高的过渡时被注入。

17.根据权利要求16所述的方法，其中，通过脉冲产生电路产生所述电流脉冲，所述脉冲产生电路包括控制电流源的p型金属氧化物半导体pmos晶体管。

18.根据权利要求17所述的方法，其中，所述脉冲产生电路还包括具有控制所述pmos晶体管的输出的nand栅极。

19.根据权利要求18所述的方法，其中，所述nand栅极具有用于接收均衡启动脉冲的第一输入，以及用于接收来自所述输出节点的先前输出状态的第二输入。

20.根据权利要求19所述的方法，其中，所述脉冲产生电路还包括均衡启动电路，所述均衡启动电路根据均衡启动信号产生所述均衡启动脉冲。

技术总结本公开涉及具有电流脉冲电路的单端感测放大器。本公开的实施例提供了用于读取存储器器件中的电阻状态的存储器电路、感测放大器及相关方法。感测放大器包括：可被配置为高或低电阻状态的位基元；感测电路，其响应于在读取操作期间所施加的读取电流而检测跨位基元的电压降，并且在输出节点处产生高或低逻辑输出；以及脉冲产生电路，其在检测到位基元的电阻状态从低到高的过渡时通过注入的电流脉冲来增加所施加的读取电流。技术研发人员：S·K·钦图,S·帕苏普拉,D·德维迪,江春松受保护的技术使用者：格芯（美国）集成电路科技有限公司技术研发日：技术公布日：2024/4/22