三维存储器件及其制造方法与流程

本公开总体上涉及半导体，并且更具体地，涉及三维(three-dimensional，3d)存储器件及其制造方法。

背景技术：

1、随着人工智能(artificial intelligence，ai)、大数据、物联网、移动器件和通信、云储存等的不断崛起和发展，对存储容量的需求呈指数方式增长。与其他非易失性存储器相比，nand存储器具有许多优点，诸如集成度高、功耗低、编程/擦除速度快、可靠性好、成本低等，并且因此逐渐成为业界主流的半导体存储器。

2、通过改进工艺技术、电路设计、编程算法和制造工艺，平面nand存储单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性和成本高昂。结果，平面存储单元的存储密度接近上限。

3、三维(3d)nand存储架构可以解决平面存储单元中的密度限制。该3d存储架构包括存储阵列和用于控制来往于存储阵列的信号的外围器件。

技术实现思路

1、在一个方面，公开了一种用于形成三维(3d)存储器件的方法。所述方法包括：形成第一半导体结构，包括：在第一衬底上形成堆叠结构；以及形成栅极线缝隙结构，所述栅极线缝隙结构包括穿过所述堆叠结构并延伸到所述第一衬底中的填充结构；形成第二半导体结构，所述第二半导体结构包括在第二衬底上的外围电路；将所述第二半导体结构键合到所述第一半导体结构；去除所述第一衬底的部分和所述栅极线缝隙结构的延伸到所述第一衬底中的部分；以及在所述第一衬底的剩余部分上形成补充半导体层。

2、在一些实施方式中，形成所述第一半导体结构还包括：形成所述第一衬底，所述第一衬底包括沿垂直方向堆叠的牺牲衬底、第一停止层、初始半导体层、第二停止层和屏障层。

3、在一些实施方式中，形成所述第一半导体结构还包括：形成包括堆叠在所述第一衬底上的多个电介质层对的电介质堆叠结构，每个电介质层对包括牺牲层和与所述牺牲层不同的电介质层；以及形成穿过所述电介质堆叠结构的多个沟道结构，每个沟道结构包括功能层和半导体沟道。

4、在一些实施方式中，形成所述第一半导体结构还包括：形成穿过所述电介质堆叠结构并延伸到所述第一衬底中的缝隙；以及将所述电介质堆叠结构转换为存储堆叠体。

5、在一些实施方式中，将所述电介质堆叠结构转换为所述存储堆叠体包括：经所述缝隙去除所述电介质堆叠结构中的所述多个堆叠牺牲层以形成多个水平沟槽；形成高k电介质层以覆盖所述多个水平沟槽的暴露表面并覆盖在所述缝隙的侧壁和底部上；以及在每个水平沟槽中形成栅极结构。

6、在一些实施方式中，形成所述栅极线缝隙结构包括：在所述高k电介质层上形成至少一个栅极线间隔体层；以及形成所述填充结构以填充所述缝隙。

7、在一些实施方式中，所述方法还包括：在形成所述高k电介质层之前，执行氧化工艺以氧化由所述缝隙暴露的所述屏障层的部分。

8、在一些实施方式中，去除所述第一衬底的所述部分和所述栅极线缝隙结构的所述部分包括：去除所述牺牲衬底并停止于所述第一停止层处；去除所述第一停止层和所述初始半导体层并停止于所述第二停止层处以暴露所述沟道结构的部分和所述栅极线缝隙结构的所述高k电介质层的部分；去除每个沟道结构的所述功能层的部分以暴露所述半导体沟道；以及对每个沟道结构的所述半导体沟道的部分进行掺杂。

9、在一些实施方式中，去除每个沟道结构的所述功能层的所述部分包括：去除每个沟道结构的阻挡层、储存层和隧穿层的延伸超出所述屏障层的部分；以及同时去除所述第二停止层。

10、在一些实施方式中，所述方法还包括：去除所述高k电介质层的部分和所述至少一个栅极线间隔体层的延伸超出所述屏障层的部分，以暴露所述填充结构的延伸超出所述屏障层的部分。

11、在一些实施方式中，形成所述补充半导体层包括：在所述屏障层上形成所述补充半导体层，以与每个沟道结构的所述半导体沟道的所述掺杂部分电连接；执行局部热处理以激活所述补充半导体层；以及执行化学机械抛光工艺以使所述补充半导体层的顶部表面平坦化。

12、在一些实施方式中，所述方法还包括：在所述补充半导体层上形成连接层，以电连接在所述补充半导体层的由所述栅极线缝隙结构分开的部分之间。

13、在一些实施方式中，所述方法还包括在所述补充半导体层上形成焊盘层。

14、在一些实施方式中，形成所述焊盘层包括：在所述补充半导体层上形成焊盘电介质层；形成嵌入所述焊盘电介质层中的多个焊盘结构；在所述焊盘电介质层上形成布线层以与所述多个焊盘结构连接；以及形成保护层以覆盖所述布线层。

15、在一些实施方式中，将所述第二半导体结构键合到所述第一半导体结构包括：以面对面的方式将所述第二半导体结构混合键合到所述第一半导体结构。

16、本公开的另一方面提供了一种三维(3d)存储器件，所述三维(3d)存储器件包括：第一半导体结构，包括：堆叠结构，包括在半导体层上交替布置的栅极结构和电介质层；以及延伸穿过所述堆叠结构的栅极线缝隙结构，包括由栅极线间隔体层夹置的填充结构；以及包括外围电路的第二半导体结构；其中，所述第二半导体结构耦合到所述第一半导体结构。

17、在一些实施方式中，所述第一半导体结构还包括：所述半导体层上的连接层，以电连接所述半导体层的由所述栅极线缝隙结构分开的部分。

18、在一些实施方式中，所述填充结构延伸到所述半导体层中并与所述半导体层直接接触。

19、在一些实施方式中，所述第一半导体结构还包括：在所述堆叠结构和所述半导体层之间的屏障层；以及延伸穿过所述堆叠结构和所述屏障层的多个沟道结构，每个沟道结构包括功能层和半导体沟道。

20、在一些实施方式中，所述第一半导体结构还包括：所述堆叠结构中的阶梯结构；以及穿过所述阶梯结构的多个虚设沟道结构。

21、在一些实施方式中，所述第一半导体结构还包括：多个字线接触部，每个字线接触部与对应的栅极结构接触；多个沟道结构接触部，每个沟道结构接触部与对应的沟道结构的所述半导体沟道接触；以及多个第一互连接触部，每个第一互连接触部与所述多个字线接触部或所述多个沟道结构接触部中的对应一者连接。

22、在一些实施方式中，每个沟道结构的所述功能层包括阻挡层、储存层和隧穿层；并且所述半导体沟道包括：未掺杂半导体沟道区域，与对应的沟道结构接触部接触；以及掺杂半导体沟道区域，穿过所述屏障层并与所述半导体层接触。

23、在一些实施方式中，所述第二半导体结构和所述第一半导体结构以面对面的方式混合键合在一起，使得所述第一半导体结构的所述第一互连接触部在所述键合界面处分别与所述第二半导体结构的多个第二互连接触部连接。

24、在一些实施方式中，所述的器件还包括在所述半导体层上的焊盘层，所述焊盘层包括：附接至所述半导体层的电介质层；嵌入所述焊盘电介质层中的多个焊盘结构；布线层，附接至所述焊盘电介质层以与所述多个焊盘结构连接；以及覆盖所述布线层的保护层。

25、在一些实施方式中，所述器件还包括在所述半导体层上的焊盘层，所述焊盘层包括：附接到所述连接层的电介质层；嵌入所述焊盘电介质层中的多个焊盘结构；布线层，附接至所述焊盘电介质层以与所述多个焊盘结构连接；以及覆盖所述布线层的保护层。

26、在一些实施方式中，所述第一半导体结构还包括：高k电介质层，沿横向位于相邻电介质层和栅极结构之间，并且沿垂直方向位于所述堆叠结构和所述栅极线缝隙结构之间。

27、在一些实施方式中，所述第一半导体结构还包括：所述高k电介质层和所述屏障层之间的氧化物结构。

28、在一些实施方式中，所述高k电介质层与所述屏障层直接接触。

29、本公开的另一方面提供了一种存储系统，所述存储系统包括：被配置成存储数据的存储器件，包括：第一半导体结构，包括：包括存储单元阵列的堆叠结构，以及延伸穿过所述堆叠结构的栅极线缝隙结构，包括由栅极线间隔体层夹置的填充结构；以及包括外围电路的第二半导体结构，其中，所述第二半导体结构耦合到所述第一半导体结构；以及存储器控制器，耦合到所述存储器件并被配置成通过所述外围电路控制所述存储单元阵列。

30、根据本公开的说明书、权利要求书和附图，本领域技术人员可以理解本公开的其他方面。