集成电路及存储器装置的制作方法

本公开内容关于储存数据的技术，特别是关于一种集成电路及存储器装置。

背景技术：

1、集成电路存储器装置正朝体积小及速度快的方向发展。在读取存储器装置时，感测晶体管会根据存储器单元的状态(如：0或1)导通或关断，而感测晶体管的状态可被探测，以确认存储器单元的状态。

技术实现思路

1、本公开内容描述一种系统及技术，用于管理存储器装置(如快闪存储器等非易失性存储器)的集成电路(如：页面缓冲电路)，例如集成电路中阈值电压变化的补偿。

2、本公开内容的一方面为一种集成电路，包含闩锁电路及补偿电路。闩锁电路包含相互耦接的闩锁器及感测晶体管。补偿电路耦接于感测晶体管。感测晶体管包含栅极端及连接端(additional terminal)，栅极端耦接于感测节点，且连接端耦接于补偿电路。补偿电路用于提供控制电压至连接端，以补偿感测晶体管的阈值电压的变化。

3、本公开内容描述的各种集成电路可包含以下一或多个特征。

4、在部分实施例中，控制电压是根据预设电压及匹配电压，匹配电压的变化实质上等同于感测晶体管的阈值电压的变化。

5、在部分实施例中，匹配电压实质上等同于感测晶体管的阈值电压。

6、在部分实施例中，感测晶体管用于自栅极端接收感测电压，且用于根据感测电压及预设电压的比对结果来感测存储器单元。比对结果独立于感测晶体管的阈值电压的变化。

7、在部分实施例中，感测晶体管用于：当感测电压在预充电电压及预设电压之间的范围内变动时，感测储存于存储器单元中的比特值0；以及当感测电压低于预设电压时，感测存储器单元内储存的比特值1。

8、在部分实施例中，预充电电压及预设电压之间的范围是固定且独立于感测晶体管的阈值电压的变化。

9、在部分实施例中，补偿电路包含补偿晶体管，补偿晶体管匹配于感测晶体管。

10、在部分实施例中，补偿晶体管包含补偿栅极端、第一端及第二端。补偿栅极端耦接于预设电压；第一端耦接于供应电压；第二端耦接于缓冲电路的输入端。缓冲电路用于通过输出端提供控制电压。

11、在部分实施例中，控制电压根据预设电压及补偿晶体管的阈值电压。

12、在部分实施例中，控制电压等同于预设电压及补偿晶体管的阈值电压间的差异值。

13、在部分实施例中，感测电压的阈值电压在高阈值电压及低阈值电压间变动，且预设电压大于或等于高阈值电压。

14、在部分实施例中，补偿电路用于提供控制电压至补偿晶体管的源极端。

15、在部分实施例中，控制电压为感测晶体管的阈值电压的一个函数。

16、在部分实施例中，补偿电路以提供控制电压，使控制电压随着阈值电压的增加而降低，且使控制电压随着阈值电压的下降而提升。

17、在部分实施例中，补偿电路用于提供控制电压，使控制电压随着温度下降而降低，且使控制电压随着温度上升而增加。

18、在部分实施例中，连接端包含感测晶体管的源极端。

19、在部分实施例中，补偿电路用于提供控制电压，使感测晶体的导通或关断独立于感测晶体管的阈值电压的变化。

20、在部分实施例中，感测晶体管的阈值电压的变化是根据温度变化和/或感测晶体管的工艺的变化。

21、在部分实施例中，控制电压使感测晶体管的导通状态独立于预设温度范围内的温度变化。

22、在部分实施例中，控制电压使感测电压的切换电压独立于感测晶体管的工艺变化。

23、在部分实施例中，感测晶体管包含第三端，用于在集成电路的读取作业中接收流经的电流。

24、在部分实施例中，集成电路包含预充电电路，预充电电路耦接于感测节点，且用于在预充电期间将感测节点预充电至供电电压。

25、在部分实施例中，集成电路还包含位线控制电路。位线控制电路包含第一控制节点及第二控制节点。第一控制节点耦接于存储器单元的位线。第二控制节点耦接于感测节点。位线控制电路用于：在预充电期间，对该位线预充电；以及在预充电期间后的放电期间，通过将感测节点导通至位线以提供感测电流至存储器单元，放电感测节点上的感测电压。

26、在部分实施例中，闩锁电路在读取期间用于：当存储器单元储存的比特值为1，且感测节点的感测电压不大于目标电压时，感测晶体管被关断，使被闩锁器闩锁的比特值维持于1；以及当存储器单元储存的比特值为0，且感测节点上的感测电压大于该目标电压时，感测晶体管被导通，以将被闩锁器闩锁的比特值设定为0。

27、在部分实施例中，感测晶体管用于通过栅极端接收感测电压。感测晶体管用于根据感测电压及预设电压间的比对结果来感测一存储器单元。补偿电路用于提供控制电压，使预设电压大于共同节点的共同电压，共同节点通过连接端耦接于栅极端。

28、在部分实施例中，集成电路包含耦接于感测节点的电容。

29、本公开内容的另一方面为一种存储器装置，包含存储器阵列、多个存储器单元线及页面缓冲电路。存储器阵列包含多个存储器单元。存储器单元线连接于存储器阵列中存储器单元的多条连接线。页面缓冲电路包含多个页面缓冲器。页面缓冲器耦接于这些存储器单元线，每一个页面缓冲器包含闩锁电路及补偿电路。闩锁电路包含相互耦接的闩锁器及感测晶体管。补偿电路耦接于该感测晶体管。感测晶体管包含栅极端、第一端及第二端，栅极端耦接于感测节点，第一端耦接于闩锁器，且第二端耦接于补偿电路。补偿电路用于提供控制电压至第二端，以补偿感测晶体管的阈值电压的变化。

30、本公开内容描述的各种存储器装置可包含以下一或多个特征。

31、在部分实施例中，感测晶体管用于通过栅极端接收感测电压。感测晶体管用于根据感测电压及预设电压的一比对结果来感测存储器单元。比对结果独立于感测晶体管的阈值电压的变化。

32、在部分实施例中，补偿电路包含补偿晶体管，补偿晶体管匹配于该感测晶体管。补偿晶体管的阈值电压实质上等同于感测晶体管的阈值电压。

33、在部分实施例中，补偿晶体管包含补偿栅极端、第三端及第四端。补偿栅极端耦接于预设电压。第三端耦接于供应电压，第四端耦接于缓冲电路的输入端。缓冲电路用于通过输出端提供控制电压。

34、本公开内容的另一方面为一种集成电路，包含闩锁器及感测晶体管。闩锁器用于闩锁数据。感测晶体管包含栅极端、第一端及第二端。栅极端耦接于感测节点，第一端耦接于闩锁器，第二端用于接收控制电压。感测晶体管用于被导通或被关断，以根据感测节点上的感测电压，及根据目标电压更新闩锁器中的数据。目标电压依据控制电压及感测晶体管的阈值电压。控制电压用于补偿感测晶体管的阈值电压的变化，使预设电压独立于感测晶体管的阈值电压的变化。

35、本公开内容的另一方面还包含一种集成电路的管理方法，包含下列步骤：提供控制电压至集成电路的感测晶体管，其中感测晶体管包含耦接于感测节点的栅极端，以及用于接收控制电压的连接端；通过耦接于存储器单元的位线，放电感测节点上的感测电压；根据被放电的感测电压及目标电压，确认存储器单元中的状态，其中目标电压是根据控制电压及感测晶体管的阈值电压。控制电压用于补偿感测晶体管的阈值电压的变化，使目标电压独立于感测晶体管的阈值电压的变化。

36、本公开内容的各种方法可包含以下一或多个特征。

37、在部分实施例中，提供控制电压的方法包含：根据阈值电压的提升，提供低阈值电压；以及根据阈值电压的降低，提供高阈值电压。

38、在部分实施例中，提供控制电压的方法包含：根据温度的下降，提供低控制电压，使控制电压可根据温度上升而提升。

39、在部分实施例中，另一端包含感测晶体管的源极端。

40、在部分实施例中，提供控制电压的方法包含：利用补偿电路提供控制电压，其中补偿电路包含匹配于感测晶体管的补偿晶体管。

41、前述技术与电路可通过任何类型且包含感测晶体管的电路或装置来实现，感测晶体管具有导通或关断的状态，用于指示读出的结果。在部分实施例中，导通或关断的状态的形成可以是不过度依赖(less dependent)或独立于(independent)感测晶体管的阈值电压的变化。在部分实施例中，温度引起的阈值电压变化可以被补偿。在部分实施例中，工艺变化引起的阈值电压变化亦可以被补偿。在部分实施例中，通过大且稳定的感测范围(sensing swing)，将可改善电路变化的耐用性(tolerance)。根据阈值电压的补偿的结果，存储器单元的读取结果将可在温度变化与工艺变化的情况下更为准确。

42、前述技术可通过任何类型的存储器晶体管(或存储器单元)、任何类型(n通道或p通道晶体管)的金属氧化物半导体场效晶体管(metal oxide semiconductor fieldeffect transistor；mosfet)、任何类型的双极性结型晶体管(bipolar junctiontransistor；bjt)或任何类型的运算放大器来实现。前述技术还可应用于不同类型的存储器系统，例如二维存储器系统或三维存储器系统。前述技术可应用于不同类型的存储器，例如单级单元(single-level cell，slc)装置、像是二级单元装置的多级单元(multi-levelcell，mlc)装置或三级单元(triple level cell，tlc)装置。前述技术可应用于不类的非易失存储器装置，例如静态随机储存存储器(sram)、动态随机储存存储器(dram)、快闪存储器(如nor和/或nand)、电阻式随机储存存储器(rram)、磁阻式随机储存存储器(mram)、相变化随机储存存储器(pcram)等。另外，前述技术亦可应用于不同类型的装置或系统，例如存储卡(secure digital cards)、嵌入式多媒体卡(emmc)或固态存储器(solid-state drives)或嵌入式系统等。

43、本公开内容的附图及后续实施方式中说明了一或多个实施例的细节，以清楚呈现实施方式、附图及权利要求范围中的各特征、方面及优点。