时钟信号延时检测电路与延时确定方法与流程

所属的技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施方式。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本中的公知常识或惯用技术手段。说明书和实施方式仅被视为示例性的，本公开的真正范围和精神由权利要求指出。应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

背景技术：

1、ddr5(double data rate fifth-generation synchronous dynamic random-access memory，第五代双倍数据率同步动态随机存取存储器)是一种常见的存储器。

2、ddr5在工作时需要基于dqs信号(data strobe，数据选通信号)来读取dq信号(data input/output，数据信号)，dq信号与dqs信号之间具有一定的延时。目前主要是通过设定模式寄存器来对该延时进行校准。但是ddr5在实际工作中可能会因为读写操作、自刷新操作等造成时延误差，而模式寄存器的校准参数一旦固定后便很难进一步调整。

3、因此，目前ddr5的时延校准实时性较差。

技术实现思路

1、本公开提供了一种时钟信号延时检测电路与延时确定方法，进而提高ddr5的时延校准实时性。

2、第一方面，本公开一个实施例提供了一种时钟信号延时检测电路，包括：

3、使能信号产生单元，用于产生第一使能信号和第二使能信号；

4、时钟信号延时复制单元，用于产生第一时钟信号，第一时钟信号与待测时钟信号的延时相等；

5、计数单元，与使能信号产生单元和时钟信号延时复制单元耦接，用于在第一时间段根据第一使能信号对第一时钟信号进行计数，得到第一计数值；以及在第二时间段根据第二使能信号对第一时钟信号进行计数，得到第二计数值；其中，第一时间段和第二时间段的时间长度相同，且第一时间段与第二时间段之间，待测芯片至少完成一次自刷新操作；

6、处理单元，与计数单元耦接，用于根据第一计数值、第二计数值确定待测时钟信号由于第一参数造成的延时编码；其中，第一参数至少包括：制程工艺参数、工作电压参数和工作温度参数中的至少一种。

7、在本公开一个可选实施例中，使能信号产生单元，包括：

8、第一使能信号产生单元，用于接收第一初始信号，产生第一使能信号，第一初始信号包括复位信号或片选信号。

9、在本公开一个可选实施例中，第一使能信号产生单元，包括：

10、第一触发器，第一触发器的输入端接收电源信号，时钟端接收第一初始信号，输出端输出第一使能信号，用于在第一初始信号有效时，输出第一使能信号。

11、在本公开一个可选实施例中，使能信号产生单元，包括：

12、第二使能信号产生单元，包括判断单元，判断单元用于判断待测芯片至少完成一次自刷新操作，并生成第二使能信号。

13、在本公开一个可选实施例中，判断单元包括：第一比较单元和第一与门，第一与门的第一输入端接收片选信号，第一与门的第二输入端与第一比较单元的输出端连接，输出端输出第二使能信号，第一比较单元基于片选信号的有效时间和第一阈值时间做比较，生成第一比较信号；其中，若片选信号的有效时间等于第一阈值时间，则第一比较单元生成第一比较信号，若片选信号的有效时间不等于第一阈值时间，则生成第二比较信号。

14、在本公开一个可选实施例中，使能信号产生单元，包括：

15、运算单元，接收第一使能信号和第二使能信号，基于第一使能信号或第二使能信号控制计数单元开始计数。

16、在本公开一个可选实施例中，使能信号产生单元，还包括：

17、终结信号产生单元，终结信号产生单元用于产生终结信号，运算单元基于终结信号控制计数单元停止计数。

18、在本公开一个可选实施例中，终结信号产生单元，包括：

19、分频单元，接收第二初始信号，通过n分频单元产生终结信号，终结信号的时钟周期为n倍的第二初始信号的时钟周期。

20、在本公开一个可选实施例中，运算单元基于第一使能信号或第二使能信号控制时钟信号延时复制单元输出第一时钟信号，以及基于终结信号控制时钟信号延时复制单元停止输出第一时钟信号。

21、在本公开一个可选实施例中，时钟信号延时复制单元包括一个比较器，多个级联的缓冲器和一个反相器；其中：

22、比较器的第一输入端连接最后一个级联的缓冲器的输出端，第二输入端连接反相器的输出端，反相器的输入端连接倒数第二个级联的缓冲器的输出端，最后一个级联的缓冲器的输出端作为时钟信号延时复制单元的输出端。

23、在本公开一个可选实施例中，比较器的控制端连接使能信号产生单元的输出端。

24、在本公开一个可选实施例中，处理单元包括减法器、第一锁存器和第二锁存器，第一锁存器接收第一计数值，输出第一编码，第二锁存器接收第二计数值，输出第二编码，减法器接收第一编码和第二编码，输出延时编码，其中延时编码为第一编码和第二编码的差值。

25、第二方面，本公开一个实施例提供了一种时钟信号延时确定方法，包括：

26、在第一时间段，根据第一使能信号对待测芯片的待测时钟信号进行计数，得到第一计数值；

27、在第二时间段，根据第二使能信号对待测时钟信号进行计数，得到第二计数值；其中，第一时间段和第二时间段的时间长度相同，且第一时间段与第二时间段之间，待测芯片至少完成一次自刷新操作；

28、根据第一计数值、第二计数值确定待测时钟信号由于第一参数造成的延时编码；其中，第一参数至少包括：制程工艺参数、工作电压参数和工作温度参数中的至少一种。

29、在本公开一个可选实施例中，第一时间段为待测芯片的启动时间段，第一使能信号为待测芯片在启动时间段由于第一初始信号产生的触发信号；其中，第一初始信号包括复位信号或片选信号。

30、在本公开一个可选实施例中，第二时间段为待测芯片的工作时间段，第二使能信号为待测芯片在至少完成一次自刷新操作后的工作时间段产生的触发信号。

31、本公开的技术方案具有以下有益效果：

32、上述时钟信号延时检测电路包括：使能信号产生单元、时钟信号延时复制单元、计数单元与处理单元，计数单元在第一时间段根据第一使能信号对时钟信号进行计数得到第一计数值；以及在第二时间段根据第二使能信号对时钟信号进行计数得到第二计数值，处理单元根据第一计数值、第二计数值确定第一时钟信号由于第一参数造成的延时编码。通过确定的延时编码即可确定待测时钟信号在第一时间段与第二时间段之间的相对延时误差，因此在待测芯片实际工作中只需要实时确定不同时间段对应的第一计数值与第二时间段对应的第二计数值即可对待测芯片的待测时钟信号在实际工作中不同时间段之间的相对延时编码进行实时确定，从而解决了目前ddr5的时延校准实时性较差的技术问题，达到了提高待测芯片时延校准实时性的技术效果。

33、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。