一种集成电路凸块制造工艺及方法与流程

本发明属于凸块制造，尤其涉及一种集成电路凸块制造工艺及方法。

背景技术：

1、在集成电路封装领域，尤其是对于rfidic等特殊应用，金凸块因其优异的导电性和稳定性而被广泛采用。然而，由于金材料成本高昂，加之这些ic通常要求较大的导电pad面积和较高的凸块高度(20～30um)，使得金凸块的使用量较大，从而导致封装成本显著增加。这种高昂的成本不仅限制了产品的市场竞争力，也制约了封装技术的发展和应用范围。因此，如何在保证凸块性能的同时减少金材料的使用，降低封装成本，成为了封装行业亟待解决的技术难题。

技术实现思路

1、针对上述情况，为克服现有技术的缺陷，针对此种封装方式，本发明开发一种节约金凸块用量的流程方案及凸块结构，通过双层凸块堆叠的方式来实现节约金用量。

2、为了实现上述目的，采用了如下技术方案：本发明提供了一种集成电路凸块制造工艺及方法，包括如下步骤：

3、s1、ubm沉积：在晶圆表面先沉积tiw层，再沉积au层；

4、s2、第一次光阻涂布：在au层上涂布光刻胶；

5、s3、第一层曝光：将掩膜上的图案通过紫外光曝光到光刻胶上；

6、s4、第一次显影：去除未曝光的光刻胶，形成凸块图案；

7、s5、光阻固化：通过热处理使光刻胶硬化，增强光阻的结合力；

8、s6、第一次电镀：进行第一次电镀凸块，所述第一次电镀形成凸块的高度为需求高度的1/2-2/3，所述一次电镀凸块的面积与需求面积相同；

9、s7、第一次去胶：除去光刻胶，露出未被焊料覆盖的ubm层；

10、s8、第二次光阻涂布：在au层和凸块上涂布光刻胶；

11、s9、第二层曝光：再次曝光以形成更精细的凸块图案；

12、s10、第二次显影：去除第二次光刻胶的未曝光部分，进一步细化凸块图案；

13、s11、光阻再次固化：再次硬化光刻胶；

14、s12、第二次电镀：进行第二次电镀凸块，所述第二次电镀形成的凸块的高度为需求高度的1/3-1/2，所述第二次电镀凸块的面积为需求面积的1/2-2/3；

15、s13、第二次去胶：再次除去光刻胶，露出未被焊料覆盖的ubm层；

16、s14、au蚀刻：去除多余的au层；

17、s15、tiw蚀刻：去除多余的tiw层；

18、s16、退火：释放凸块应力，并使凸块硬度达到需求。

19、进一步地，所述tiw层的厚度为3200a，所述au层的厚度为800a。

20、进一步地，所述步骤s2中光刻胶的厚度大于第一次电镀凸块厚度6μm以上。

21、进一步地，所述步骤s3中第一层曝光的掩膜的尺寸与需求尺寸相同。

22、进一步地，所述步骤s8中光刻胶的厚度大于步骤s12第二次电镀凸块高度6μm以上。

23、进一步地，所述步骤s9中第二层曝光的掩膜的尺寸为步骤s3中第一层曝光的掩膜的尺寸1/2-2/3。

24、本发明的有益效果是：本发明提出的一种集成电路凸块制造工艺及方法，通过创新的双层凸块堆叠技术，来实现节约金用量，第一次电镀形成凸块的基础层，其高度达到需求高度的1/2至2/3，而面积保持不变；第二次电镀则进一步增加凸块的高度，达到需求高度的1/3至1/2，同时减小凸块的面积至需求面积的1/2至2/3，这种双层堆叠的方式不仅保持了凸块的整体性能，而且通过减少金材料的使用量，实现了成本的有效节约，采用本发明的方法可以节约封装金用量10％-25％，显著降低了ic封装的成本，提高了产品的市场竞争力，此外，本发明的方法还具有工艺简单、操作方便、易于规模化生产等优点，非常适合应用于rfid ic等后端凸块封装领域，具有良好的应用前景和商业价值。

技术特征：

1.一种集成电路凸块制造工艺及方法，其特征在于：包括如下步骤：

2.根据权利要求1所述的一种集成电路凸块制造工艺及方法，其特征在于：所述tiw层的厚度为3200a，所述au层的厚度为800a。

3.根据权利要求2所述的一种集成电路凸块制造工艺及方法，其特征在于：所述步骤s2中光刻胶的厚度大于第一次电镀凸块厚度6μm以上。

4.根据权利要求3所述的一种集成电路凸块制造工艺及方法，其特征在于：所述步骤s3中第一层曝光的掩膜的尺寸与需求尺寸相同。

5.根据权利要求4所述的一种集成电路凸块制造工艺及方法，其特征在于：所述步骤s8中光刻胶的厚度大于步骤s12第二次电镀凸块高度6μm以上。

6.根据权利要求5所述的一种集成电路凸块制造工艺及方法，其特征在于：所述步骤s9中第二层曝光的掩膜的尺寸为步骤s3中第一层曝光的掩膜的尺寸1/2-2/3。

技术总结本发明提出的一种集成电路凸块制造工艺及方法，通过创新的双层凸块堆叠技术，来实现节约金用量，第一次电镀形成凸块的基础层，其高度达到需求高度的1/2至2/3，而面积保持不变；第二次电镀则进一步增加凸块的高度，达到需求高度的1/3至1/2，同时减小凸块的面积至需求面积的1/2至2/3，这种双层堆叠的方式不仅保持了凸块的整体性能，而且通过减少金材料的使用量，实现了成本的有效节约，采用本发明的方法可以节约封装金用量10％‑25％，显著降低了IC封装的成本，提高了产品的市场竞争力，此外，本发明的方法还具有工艺简单、操作方便、易于规模化生产等优点，非常适合应用于RFID IC等后端凸块封装领域，具有良好的应用前景和商业价值。技术研发人员：凌坚受保护的技术使用者：日月新半导体（苏州）有限公司技术研发日：技术公布日：2024/9/9