时钟生成电路及存储器的制作方法

本技术涉及存储器技术，尤其涉及一种时钟生成电路及存储器。

背景技术：

1、伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器(dynamic random access memory，简称dram)的使用非常广泛。

2、实际应用中，为了保证存储器的正常工作，通常需要对存储器进行信号测试。比如，为了改善片选(chip select，简称cs)信号引脚的时间裕度，进行片选测试(cstraining)，也称cs训练。

3、考虑到存储器的特点，尤其在存储器的速率较高的情况下，采用周期满足采样需求的分频采样时钟进行片选信号的采样，得到完整片选信号的运算结果，按照输出时钟输出结果。因此，如何及时生成适用于片选测试的输出时钟成为需要解决的问题。

技术实现思路

1、本技术的实施例提供一种时钟生成电路及存储器。

2、根据一些实施例，本技术第一方面提供一种时钟生成电路，包括：采样模块，用于基于采样时钟对连续的片选信号进行采样，片选信号的每一数据位的保持时长等于系统时钟的周期，采样时钟包含相位相反的奇时钟和偶时钟，奇时钟和偶时钟的周期等于系统时钟的周期的两倍，记基于奇时钟采样得到的数据为奇数据，记基于偶时钟采样得到的数据为偶数据；检测模块，与采样模块连接，用于当检测到相邻的片选信号满足预定条件时，输出第一状态的指示信号，否则输出第二状态的指示信号；其中，预定条件包括前一片选信号的数据位均为第一电平状态，且后一片选信号的首个数据位为第二电平状态；生成模块，与检测模块连接，用于在指示信号处于第一状态时，生成输出时钟；其中，输出时钟的周期为单个片选信号的长度，输出时钟的上升沿与最先采样到首个数据位为低电平状态的后一片选信号的采样时钟的上升沿对齐。

3、在一些实施例中，每个片选信号包括四个数据位。

4、在一些实施例中，检测模块包括：第一延迟单元、第二延迟单元、第一运算单元和第二运算单元；第一延迟单元，与采样模块连接，用于将奇数据按照预定的时间间隔依次延时输出，得到第一延迟奇数据、第二延迟奇数据、第三延迟奇数据、第四延迟奇数据和第五延迟奇数据；第二延迟单元，与采样模块连接，用于将偶数据按照时间间隔依次延时输出，得到第一延迟偶数据、第二延迟偶数据、第三延迟偶数据、第四延迟偶数据和第五延迟偶数据；第一运算单元的输入端与第一延迟单元和第二延迟单元连接，第一运算单元用于接收第一延迟奇数据、第二延迟偶数据、第三延迟奇数据、第四延迟偶数据和第五延迟奇数据，并检测是否满足预定条件；第一运算单元的输出端与生成模块连接；第二运算单元的输入端与第一延迟单元和第二延迟单元连接，第二运算单元用于接收第一延迟偶数据、第二延迟奇数据、第三延迟偶数据、第四延迟奇数据和第五延迟偶数据，并检测是否满足预定条件；第二运算单元的输出端与生成模块连接。

5、在一些实施例中，第一运算单元包括：第一非门、第一与非门和第二与非门、以及第一或非门；第一非门的输入端接收第一延迟奇数据，第一非门的输出端与第一与非门的第一输入端连接；第一与非门的第二输入端接收第二延迟偶数据，第一与非门的第三输入端接收第三延迟奇数据，第一与非门的输出端与第一或非门的第一输入端连接；第二与非门的第一输入端接收第四延迟偶数据，第二与非门的第二输入端接收第五延迟奇数据，第二与非门的输出端与第一或非门的第二输入端连接；第一或非门的输出端与生成模块连接；第二运算单元包括：第二非门、第三与非门和第四与非门、以及第二或非门；第二非门的输入端接收第一延迟偶数据，第二非门的输出端与第三与非门的第一输入端连接；第三与非门的第二输入端接收第二延迟奇数据，第三与非门的第三输入端接收第三延迟偶数据，第三与非门的输出端与第二或非门的第一输入端连接；第四与非门的第一输入端接收第四延迟奇数据，第四与非门的第二输入端接收第五延迟偶数据，第四与非门的输出端与第二或非门的第二输入端连接；第二或非门的输出端与生成模块连接。

6、在一些实施例中，第一延迟单元包括：多个串联的第一延迟子单元；首个第一延迟子单元的输入端与采样模块连接，用于接收基于奇数据生成的第一延迟奇数据；每个第一延迟子单元的输入端与前一第一延迟子单元的输出端连接，每个第一延迟子单元用于将接收的数据经过时间间隔后输出；第二延迟单元包括：多个串联的第二延迟子单元；首个第二延迟子单元的输入端与采样模块连接，用于接收基于偶数据生成的第一延迟偶数据；每个第二延迟子单元的输入端与前一第二延迟子单元的输出端连接，每个第二延迟子单元用于将接收的数据经过时间间隔后输出。

7、在一些实施例中，输出时钟包括相位相反的第一输出时钟和第二输出时钟；在同一时刻下，第一输出时钟或第二输出时钟有效；其中任一输出时钟有效表征该输出时钟对应的采样时钟最先采样到首个数据位为低电平状态的后一片选信号。

8、在一些实施例中，生成模块包括：选择单元、第一生成单元和第二生成单元；选择单元与第一运算单元和第二运算单元连接；选择单元用于响应于第一运算单元先输出第一状态的指示信号，向第一生成单元输出有效的第一使能信号；以及，响应于第二运算单元先输出第一状态的指示信号，向第二生成单元输出有效的第二使能信号；第一生成单元的使能端与选择单元连接，第一生成单元接收奇时钟，第一生成单元用于响应于第一使能信号有效，对奇时钟进行分频，输出第一输出时钟；第二生成单元的使能端与选择单元连接，第二生成单元接收偶时钟，第二生成单元用于响应于第二使能信号有效，对偶时钟进行分频，输出第二输出时钟。

9、在一些实施例中，第一生成单元包括第一触发器和第三延迟单元；第一触发器的输入端与第一触发器的反相输出端连接，第一触发器的时钟端接收奇时钟，第一触发器的复位端为第一生成单元的使能端，第一触发器的输出端与第三延迟单元的输入端连接；第三延迟单元用于将第一触发器输出的信号延迟输出得到第一输出时钟；第二生成单元包括第二触发器和第四延迟单元；第二触发器的输入端与第二触发器的反相输出端连接，第二触发器的时钟端接收偶时钟，第二触发器的复位端为第二生成单元的使能端，第二触发器的输出端与第四延迟单元的输入端连接；第四延迟单元用于将第二触发器输出的信号延迟输出得到第二输出时钟。

10、在一些实施例中，第一生成单元还包括第五延迟单元；第五延迟单元的输入端与第一触发器的输出端连接，第五延迟单元用于将第一触发器输出的信号进行反相延迟输出得到第一输出时钟的反相信号；第二生成单元还包括第六延迟单元；第六延迟单元的输入端与第二触发器的输出端连接，第六延迟单元用于将第二触发器输出的信号进行反相延迟输出得到第二输出时钟的反相信号。

11、在一些实施例中，选择单元包括：第一传输单元、第二传输单元和控制单元；第一传输单元的输入端接收第一高电平信号，第一传输单元的控制端接收第一运算单元输出的指示信号，第一传输单元的输出端连接至第一生成单元的使能端和控制单元；第一传输单元用于在第一运算单元输出的指示信号处于第一状态时，将第一高电平信号传输至控制单元；第二传输单元的输入端接收第二高电平信号，第二传输单元的控制端接收第二运算单元输出的指示信号，第二传输单元的输出端连接至第二生成单元的使能端和控制单元；第二传输单元用于在第二运算单元输出的指示信号处于第一状态时，将第二高电平信号传输至控制单元；控制单元与第一传输单元的使能端和第二传输单元的使能端连接，用于当接收到第一传输单元输出的信号时，使能第一传输单元并复位第二传输单元；以及当接收到第二传输单元输出的信号时，使能第二传输单元并复位第一传输单元。

12、在一些实施例中，控制单元包括：第三或非门和第四或非门；第三或非门的输入端与第二传输单元的输出端连接，第三或非门的输出端与第一传输单元的使能端连接；第四或非门的输入端与第一传输单元的输出端连接，第四或非门的输出端与第二传输单元的使能端连接。

13、在一些实施例中，控制单元还包括：第一复位单元；第一复位单元包括：第七非门和或门；第七非门的输入端接收测试模式信号，第七非门的输出端连接至或门的第一输入端；或门的第二输入端接收复位信号，或门的输出端连接至第三或非门的另一输入端和第四或非门的另一输入端。

14、在一些实施例中，生成模块还包括：第二复位单元；第二复位单元包括：第八非门、第九非门、第五或非门和第六或非门；第八非门的输入端与第一传输单元的输出端连接，第八非门的输出端与第五或非门的第一输入端连接；第五或非门的第二输入端与第六或非门的第一输入端连接，第五或非门的输出端与第一生成单元的使能端连接；第九非门的输入端与第二传输单元的输出端连接，第九非门的输出端与第六或非门的第二输入端连接；第六或非门的第一输入端接收复位信号，第六或非门的输出端与第二生成单元的使能端连接。

15、根据一些实施例，本技术第二方面提供一种存储器，包括：如前的时钟生成电路和芯片测试电路；其中，时钟生成电路和芯片测试电路连接，用于为芯片测试电路提供输出时钟，芯片测试电路用于对存储器进行片选信号测试。

16、本技术实施例提供的时钟生成电路及存储器中，采样模块基于奇时钟和偶时钟对连续的片选信号进行采样获得奇数据和偶数据，检测模块基于奇数据和偶数据检测前后相邻的片选信号是否满足预定条件，当检测到相邻的片选信号满足预定条件时，生成模块开始生成输出时钟。通过上述方案，可以根据实际测试设定能够表征开始进行片选测试的预定条件，实现基于时钟周期为系统时钟周期两倍的奇时钟和偶时钟对片选信号中各数据位的采集、检测并及时地生成输出时钟，从而能够在保证采样准确可靠的同时及时生成输出时钟，该输出时钟可配合片选测试结果的准确输出，实现准确可靠的片选测试。