半导体存储装置的电源供应电路和半导体存储装置的制作方法

本公开涉及集成电路，具体而言，涉及一种半导体存储装置的电源供应电路和半导体存储装置。

背景技术：

1、相关技术中，为了在半导体存储装置处于老化测试模式(burn-in mode)下向负载(例如灵敏放大器)输出第二电源电压(例如vblh)，需要设置第一片外电源电压(例如vdd)的电压值与第二电源电压的电压值大约相等。

2、然而，在一些情况下，在半导体存储装置处于老化测试模式时，由于第一片外电源电压同时还向半导体存储装置的外围电路(peripheral circuit，简写为peri)供电，为了保护外围电路的器件，需要降低第一片外电源电压，而保持提供给负载的第二电源电压不变。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于提供一种半导体存储装置的电源供应电路和半导体存储装置，能够将第一片外电源电压和提供给负载的第二电源电压分离设置，保护半导体存储装置的外围电路的器件。

2、本公开实施例提供了一种半导体存储装置的电源供应电路，包括：第一电源支路，用于接收第一参考电压和第一片外电源电压，并根据所述第一参考电压和所述第一片外电源电压向负载输出第一电源电压，所述第一片外电源电压还用于向所述半导体存储装置的外围电路供电；第二电源支路，用于接收第二参考电压和第二片外电源电压，并在所述半导体存储装置处于所述老化测试模式时，根据所述第二参考电压和所述第二片外电源电压向所述负载输出第二电源电压，且所述第二电源电压的电压值大于所述第一电源电压的电压值。

3、在本公开的一些示例性实施例中，所述第二电源支路包括：第一线性稳压电路，用于在所述半导体存储装置处于老化测试模式时，根据所述第二参考电压和所述第二片外电源电压向所述负载输出所述第二电源电压；第一选通电路，耦接于所述第一线性稳压电路的输出端和所述负载之间，用于接收模式控制信号，在所述半导体存储装置处于老化测试模式时，根据所述模式控制信号开启所述第一选通电路。

4、在本公开的一些示例性实施例中，所述第一选通电路包括：第一晶体管，所述第一晶体管的控制端用于接收所述模式控制信号，所述第一晶体管的第一端耦接所述第一线性稳压电路的输出端，所述第一晶体管的第二端耦接所述负载，并通过所述模式控制信号在所述半导体存储装置处于正常工作模式时断开所述第一晶体管，在所述半导体存储装置处于老化测试模式时导通所述第一晶体管。

5、在本公开的一些示例性实施例中，所述第一线性稳压电路包括：第一放大器，所述第一放大器的第一输入端用于接收所述第二参考电压；第二晶体管，所述第二晶体管的控制端耦接所述第一放大器的输出端，所述第二晶体管的第一端用于接收所述第二片外电源电压，所述第二晶体管的第二端作为所述第一线性稳压电路的输出端；第一电阻，所述第一电阻的第一端耦接所述第二晶体管的第二端；第二电阻，所述第二电阻的第一端分别耦接所述第一电阻的第二端和所述第一放大器的第二输入端，所述第二电阻的第二端耦接接地电源电压。

6、在本公开的一些示例性实施例中，所述第二晶体管的体极与所述第二片外电源电压耦接。

7、在本公开的一些示例性实施例中，所述第一电源支路包括第二线性稳压器，其中所述第二线性稳压器包括：第二放大器，所述第二放大器的第一输入端用于接收所述第一参考电压；第三晶体管，所述第三晶体管的控制端耦接所述第二放大器的输出端，所述第三晶体管的第一端用于接收所述第一片外电源电压，所述第三晶体管的第二端作为所述第二线性稳压器的输出端；第三电阻，所述第三电阻的第一端耦接所述第三晶体管的第二端；第四电阻，所述第四电阻的第一端分别耦接所述第三电阻的第二端和所述第二放大器的第二输入端，所述第四电阻的第二端耦接接地电源电压。

8、在本公开的一些示例性实施例中，所述第一电源支路还包括：第二选通电路，耦接于所述第二线性稳压电路的输出端和所述负载之间，用于接收反相模式控制信号，在所述半导体存储装置处于老化测试模式时，根据所述反相模式控制信号断开所述第二选通电路，以将所述第二线性稳压电路的输出端与所述负载断开；所述反相模式控制信号与模式控制信号互为反相信号。

9、在本公开的一些示例性实施例中，所述第二选通电路包括：第四晶体管，所述第四晶体管的控制端用于接收所述反相模式控制信号，所述第四晶体管的第一端耦接所述第二线性稳压电路的输出端，所述第四晶体管的第二端耦接所述负载，并通过所述反相模式控制信号在所述半导体存储装置处于正常工作模式时导通所述第四晶体管，在所述半导体存储装置处于老化测试模式时断开所述第四晶体管。

10、在本公开的一些示例性实施例中，所述第三晶体管的体极与所述第二片外电源电压耦接。

11、在本公开的一些示例性实施例中，所述第三晶体管的体极与偏置电压耦接，所述偏置电压的电压值在所述半导体存储装置处于正常工作模式时与所述第一片外电源电压的电压值相同，在所述半导体存储装置处于老化测试模式时与所述第二片外电源电压的电压值相同。

12、在本公开的一些示例性实施例中，还包括用于产生所述偏置电压的偏置电压产生电路，包括：第五晶体管，所述第五晶体管的控制端用于接收模式控制信号，所述第五晶体管的第一端用于接收所述第一片外电源电压，所述第五晶体管的第二端耦接所述偏置电压产生电路的输出端，通过所述模式控制信号在所述半导体存储装置处于正常工作模式时导通所述第五晶体管以使得所述偏置电压产生电路的输出端输出与所述第一片外电源电压的电压值相同的所述偏置电压；反相器，所述反相器的输入端用于接收所述模式控制信号以产生反相模式控制信号；第六晶体管，所述第六晶体管的控制端耦接所述反相器的输出端以用于接收所述反相模式控制信号，所述第六晶体管的第一端用于接收所述第二片外电源电压，所述第六晶体管的第二端耦接所述偏置电压产生电路的输出端，通过所述反相模式控制信号在所述半导体存储装置处于老化测试模式时导通所述第六晶体管以使得所述偏置电压产生电路的输出端输出与所述第二片外电源电压的电压值相同的所述偏置电压。

13、在本公开的一些示例性实施例中，所述第三晶体管、所述第五晶体管和所述第六晶体管均为pmos管。

14、在本公开的一些示例性实施例中，所述第五晶体管和所述第六晶体管的体极均耦接所述第二片外电源电压。

15、在本公开的一些示例性实施例中，所述偏置电压产生电路还包括：缓冲器，所述缓冲器的输入端用于接收所述模式控制信号，所述缓冲器用于对所述模式控制信号进行缓冲，生成缓冲后的所述模式控制信号，所述缓冲器的输出端分别耦接所述第五晶体管的控制端和所述反相器的输入端。

16、在本公开的一些示例性实施例中，所述第二电源电压的电压值处于1.4v至1.6v，所述第一电源电压的电压值处于1.0v至1.2v。

17、在本公开的一些示例性实施例中，所述第二参考电压的电压值大于所述第一参考电压的电压值；所述第二片外电源电压的电压值大于所述第一片外电源电压的电压值。

18、在本公开的一些示例性实施例中，所述第二片外电源电压在所述半导体存储装置处于老化测试模式时的电压值大于在所述半导体存储装置处于正常工作模式时的电压值。

19、在本公开的一些示例性实施例中，在所述半导体存储装置处于老化测试模式时，所述第二片外电源电压的电压值处于2.4v至2.6v；在所述半导体存储装置处于正常工作模式时，所述第二片外电源电压的电压值处于1.7v至1.9v。

20、本公开实施例提供了一种半导体存储装置，包括如本公开任一实施例提供的电源供应电路。

21、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。